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PlD 的查询结果
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电子书籍 无沦是用离散逻辑、可编程逻辑
无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操
作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将
导致错误的行为，并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可
分为如下四种类型：全局时钟、门控时钟、多级逻辑时 ...
电子书籍 本教程定位于FPGA/CPLD的快速入门。以ALTERA公司的芯片和相应的开发软件为目标载体进行阐述
本教程定位于FPGA/CPLD的快速入门。以ALTERA公司的芯片和相应的开发软件为目标载体进行阐述，本教程阐述了ALTERA主要系列芯片PLD芯片的结构和特点以及相应的开发软件MAX和Plusa和Quartus的使用
VHDL/FPGA/Verilog 44个vhdl实例 注1： 含有不可综合语句
44个vhdl实例
注1： 含有不可综合语句，请自行修改
注2： 一些PLD只允许I/O口对外三态，不支持内部三态，使用时要注意
注3: 设计RAM的最好方法是利用器件厂家提供的软件自动生成RAM元件，并在VHDL程序中例化
VHDL/FPGA/Verilog 8位相等比较器
8位相等比较器，比较8位数是否相等
-- 8-bit Identity Comparator
-- uses 1993 std VHDL
-- download from www.pld.com.cn & www.fpga.com.cn
VHDL/FPGA/Verilog -- M68008 Address Decoder -- Address decoder for the m68008 -- asbar must be 0 to enable any outpu
-- M68008 Address Decoder
-- Address decoder for the m68008
-- asbar must be 0 to enable any output
-- csbar(0) : X"00000" to X"01FFF"
-- csbar(1) : X"40000" to X"43FFF"
-- csbar(2) : X"08000" to X"0AFFF"
-- csbar(3) : X"E0000" to X"E01FF"
-- download from www.pld.com.cn & www.fpga.com.cn
VHDL/FPGA/Verilog -- Booth Multiplier -- This file contains all the entity-architectures for a complete -- k-bit x k
-- Booth Multiplier
-- This file contains all the entity-architectures for a complete
-- k-bit x k-bit Booth multiplier.
-- the design makes use of the new shift operators available in the VHDL-93 std
-- this design passes the Synplify synthesis check
-- download from: www.fpga.com.cn & www.pld.com. ...
VHDL/FPGA/Verilog 波形发生器
波形发生器，带TESTBENCH，
多平台
-- the design makes use of the new shift operators available in the VHDL-93 std
-- this design passes the Synplify synthesis check
-- download from: www.fpga.com.cn & www.pld.com.cn
单片机开发 TI公司的增强型8位单片机upsd32xx系列芯片
TI公司的增强型8位单片机upsd32xx系列芯片，利用片上flash模拟EEPROM使用，方便保存参数，无需外接参数保存芯片了。内含英文说明文档和keil c源码，PLD项目源码。
单片机开发 注1： 含有不可综合语句
注1： 含有不可综合语句，请自行修改
注2： 一些PLD只允许I/O口对外三态，不支持内部三态，使用时要注意
注3: 设计RAM的最好方法是利用器件厂家提供的软件自动生成RAM元件，并在VHDL程序中例化