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PLL-LMX 的查询结果
可编程逻辑 可重配置PLL使用手册
本文档主要是以Altera公司的Stratix II系列的FPGA器件为例，介绍了其内嵌的增强型可重配置PLL在不同的输入时钟频率之间的动态适应，其目的是通过提供PLL的重配置功能，使得不需要对FPGA进行重新编程就可以通过软件手段完成PLL的重新配置，以重新锁定和正常工作。 ...
源码/资料 LC72131 PLL C源程序
LC72131 PLL C源程序
单片机开发 BU2614 PLL 源程序,直接解压
BU2614 PLL 源程序,直接解压
VHDL/FPGA/Verilog PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF
VHDL/FPGA/Verilog 用VHDL写的数字锁相环程序 pll.vhd为源文件 pllTB.vhd为testbench
用VHDL写的数字锁相环程序 pll.vhd为源文件 pllTB.vhd为testbench
VHDL/FPGA/Verilog PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF ...
通讯/手机编程 采用atmel的tiny26的pll实现高速pwm
采用atmel的tiny26的pll实现高速pwm，可方便进行电压等的调节。
微处理器开发 基于s3c24140的arm920t的PLL编程
基于s3c24140的arm920t的PLL编程，希望对广大朋友有帮助。
微处理器开发 Excel spreadsheet allowing calculation of the best R-C-C component values on the PLL Loop Back Filte
Excel spreadsheet allowing calculation of the best R-C-C component values on the PLL Loop Back Filter.
单片机开发 C51的基于KST-CD111LVD-100 car tuner Driver PLL LC72131 & LA1787 的数字调谐系统
C51的基于KST-CD111LVD-100 car tuner Driver PLL LC72131 & LA1787 的数字调谐系统