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技术资料  CMOS_PLLs_and_VCOs_for_4G_Wireless.rar

关于PLL设计以及VCO设计的不错的资料

https://www.eeworm.com/dl/898808.html

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CMOS_PLLs_and_VCOs_for G_Wireless

技术资料  at89c2051

推荐:MB15A02中文资料,pdf (串行输入PLL集成频率合成器)( http://dl.21ic.com/download/mb15a02-pdf-pll--ic-15251.html )

https://www.eeworm.com/dl/940936.html

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c2051 2051

通讯/手机编程  高速DDR存储器数据接口设计实例. 1. 将文件拷入硬盘 2. 产生DQS模块 3. 产生DQ模块 4. 产生PLL模块 5. 拷贝以上步骤生成的文件到子目录【Project】中 6. 打

高速DDR存储器数据接口设计实例. 1. 将文件拷入硬盘 2. 产生DQS模块 3. 产生DQ模块 4. 产生PLL模块 5. 拷贝以上步骤生成的文件到子目录【Project】中 6. 打开子目录【Project】中的DataPath.qpf工程，设计顶层模块 7. 编译并查看编译结果 ...

https://www.eeworm.com/dl/527/465363.html

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Project 模块 DDR DQS

VHDL/FPGA/Verilog PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定

PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF

https://www.eeworm.com/dl/663/469231.html

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Q5 数据 PLL 输入

VHDL/FPGA/Verilog Actel 基本VHDl模块源代码

Actel 基本VHDl模块源代码，包括BCD、LCD、PLL等

https://www.eeworm.com/dl/663/370204.html

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Actel VHDl 模块源代码

技术资料  基于FPGA时间同步技术的实现

基于FPGA时间同步技术的实现 PLL 锁相环技术

https://www.eeworm.com/dl/923826.html

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FPGA 时间同步

VHDL/FPGA/Verilog 此乃VGA驱动的详细源码

此乃VGA驱动的详细源码，并配有PLL。使用Quartus II 开发。

https://www.eeworm.com/dl/663/401354.html

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VGA 驱动源码

书籍  Phase Locked Loop Design Fundamentals

描述了PLL 的基础知识哦，非常的实用

https://www.eeworm.com/dl/514388.html

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Phase Locked Loop Design Fundamentals

技术资料  用NE564做1.8MHz频移键控译码器

The NE564 PLL is particularly attractive for FSK demodulation since it contains an internal volta

https://www.eeworm.com/dl/906115.html

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demodulation particularly attractive

技术资料  全数字的锁相环

基TMS320F28335的全数字锁相环。PLL

https://www.eeworm.com/dl/975429.html

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全数字锁相环

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