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VHDL/FPGA/Verilog 一个简单的ＶＨＤＬ分频模块
一个简单的ＶＨＤＬ分频模块，可以嵌套自己的子程序实现任意分频
其他嵌入式/单片机内容 带分频器的bcd计数电路设计
带分频器的bcd计数电路设计，verilog源码
VHDL/FPGA/Verilog 半整数分频器电路的VHDL源程序
半整数分频器电路的VHDL源程序，供大家学习和讨论。
VHDL/FPGA/Verilog 用VHDL编写的8位全加器,数字分频器等程序
用VHDL编写的8位全加器,数字分频器等程序
单片机开发 采用C语言来编辑分频 测控 计数和储存。和硬件相匹配
采用C语言来编辑分频 测控 计数和储存。和硬件相匹配，用单片机来实现的FM调制器
VHDL/FPGA/Verilog 用verilog写的cpld的各种分频程序
用verilog写的cpld的各种分频程序，希望大家指正，谢谢！
VHDL/FPGA/Verilog 第7章数字系统设计实例 7.1 半整数分频器的设计 7.2 音乐发生器 7.3 2FSK/2PSK信号产生器 7.4 实用多功能电子表 7.5 交通灯控制器 7.6 数字频率计
第7章数字系统设计实例
7.1 半整数分频器的设计
7.2 音乐发生器
7.3 2FSK/2PSK信号产生器
7.4 实用多功能电子表
7.5 交通灯控制器
7.6 数字频率计
VHDL/FPGA/Verilog 利用VHDL语言编写的一个16分频器
利用VHDL语言编写的一个16分频器，另外可以在程序中修改为任意2N的分频器
VHDL/FPGA/Verilog 数控分频器设计:对于一个加法计数器
数控分频器设计:对于一个加法计数器，装载不同的计数初始值时，会有不同频率的溢出输出信号。计数器溢出时，输出‘1’电平，同时溢出时的‘1’电平反馈给计数器的输入端作为装载信号；否则输出‘0’电平。
VHDL/FPGA/Verilog Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。
Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。