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找到约 448 项符合
Modelsim 的查询结果
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VHDL/FPGA/Verilog 学习使用HDL Bencher生成测试积累
学习使用HDL Bencher生成测试积累，并直接调用ModelSim进行仿真的方法.
VHDL/FPGA/Verilog VHDL 关于2DFFT设计程序 u scinode1 ∼ scinode9.vhd: Every SCI node RTL vhdl code. The details can be
VHDL 关于2DFFT设计程序
u scinode1 &#8764 scinode9.vhd: Every SCI node RTL vhdl code. The details can be
seen in the following section.
u 2dfft.vhd: The top module includes these scinodes and form a 3x3 SCI Torus
network, and it support these sub-modules scinode1&#8764 scinode9 reset and clk
and glob ...
VHDL/FPGA/Verilog 汉明码的编结码模块
汉明码的编结码模块，用verilog写成，为Modelsim下的一个工程。
VHDL/FPGA/Verilog QPSK的VERLOG源码
QPSK的VERLOG源码，在MODELSIM下的一个工程，有测试向量。
VHDL/FPGA/Verilog 数字琐相环DPLL的VERLOG代码
数字琐相环DPLL的VERLOG代码，MODELSIM下的工程，有测试文件
VHDL/FPGA/Verilog CRC循环校验码的VERILOG源文件
CRC循环校验码的VERILOG源文件，在MODELSIM下的一个工程。
VHDL/FPGA/Verilog 奇偶校验码的VERILOG源码
奇偶校验码的VERILOG源码，为MODELSIM下的一个工程。有测试文件。
电子书籍 第 一 节 ispDesignEXPERT 简 介 第 二 节 ispDesignEXPERT System 的 原 理 图 输 入 第 三 节 设 计 的 编 译 与 仿 真 第 四 节
第 一 节 ispDesignEXPERT 简 介
第 二 节 ispDesignEXPERT System 的 原 理 图 输 入
第 三 节 设 计 的 编 译 与 仿 真
第 四 节 ABEL 语 言 和 原 理 图 混 合 输 入
第 五 节 ispDesignEXPERT System 中 VHDL 和Verilog 语 言 的 设 计 方 法
第 六 节 在 系 统 编 程 的 操 作 方 法
第 七 节 ModelSim 的 使 ...
单片机开发 Debussy是NOVAS Software, Inc(思源科技)發展的HDL Debug & Analysis tool
Debussy是NOVAS Software, Inc(思源科技)發展的HDL Debug & Analysis tool，這套軟體主要不是用來跑模擬或看波形，它最強大的功能是：能夠在HDL source code、schematic diagram、waveform、state bubble diagram之間，即時做trace，協助工程師debug。
可能您會覺的：只要有simulator如ModelSim就可以做debug了，我何必再學 ...
VHDL/FPGA/Verilog Verilog HDL的PLI子程序接口
Verilog HDL的PLI子程序接口，用于与用户C程序在2个方向上传输数据，可用xilinx ISE，quartusii或modelsim仿真，