虫虫虫开发者社区

上传资源

汉明码的编结码模块

VHDL/FPGA/Verilog 32 K 138 次下载 2015-05-20

资源详细信息

文件格式

RAR

文件大小

32 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2015-05-20 20:15

下载统计

138 次

所需积分

2 积分

汉明码的编结码模块 - 资源详细说明

汉明码的编结码模块，用verilog写成，为Modelsim下的一个工程。

汉明码的编结码模块 - 源码文件列表

本资源包含 21 个源码文件支持在线预览，点击文件名即可查看

1

test_encode.v

2

verilog.asm

3

_primary.dat

4

_primary.vhd

5

_info

6

verilog.asm

7

_primary.dat

8

_primary.vhd

9

verilog.asm

10

_primary.dat

11

_primary.vhd

12

verilog.asm

13

_primary.dat

14

_primary.vhd

15

test_decode.v

查看完整源码列表 (共 21 个文件) →

温馨提示：点击文件名或"查看源码"按钮可在线浏览源代码，支持语法高亮显示。

立即下载汉明码的编结码模块

提示：下载后请用压缩软件解压，推荐使用 WinRAR 或 7-Zip

下载说明与使用指南

下载说明

本资源需消耗 2积分
24小时内重复下载不扣分
支持断点续传功能
资源永久有效可用

使用说明

下载后使用解压软件解压
推荐使用 WinRAR 或 7-Zip
如有密码请查看资源说明
解压后即可正常使用

积分获取方式

上传优质资源获得积分
每日签到免费领取积分
邀请好友注册获得奖励
查看详情 →

相关技术标签

点击标签浏览更多相关VHDL/FPGA/Verilog资源：

#汉明码 #编码解码 #VERILOG #FPGA

相关VHDL/FPGA/Verilog资源推荐