压缩工程包 VHDL/FPGA/Verilog 人工审核无毒

学习使用HDL Bencher生成测试积累

所属分类 VHDL/FPGA/Verilog

文件大小 152 K

文件格式 RAR 文件

累计下载 187 次

分享作者 pangyi

发布日期 2015-04-19

资料详细技术说明

学习使用HDL Bencher生成测试积累，并直接调用ModelSim进行仿真的方法.

已自动扫描归档包内目录结构与文件清单源码与文本文档支持点击「在线阅读」，二进制/媒体文件请下载压缩包后使用

1 FILE

_primary.vhd 172 B

包内组件

2 FILE

_primary.vhd (子目录 #2) 556 B

包内组件

3 FILE

_primary.vhd (子目录 #3) 78 B

包内组件

4 FILE

_primary.vhd (子目录 #4) 84 B

包内组件

5 FILE

_primary.vhd (子目录 #5) 435 B

包内组件