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ISP-V 的查询结果
单片机开发 avr 单片机开发工具,C编译器,非常好用,ISP编程很容易 iccavr
avr 单片机开发工具,C编译器,非常好用,ISP编程很容易 iccavr
VHDL/FPGA/Verilog FPGA程序的top.v文件
FPGA程序的top.v文件，主要实现DDS信号发生器功能，通过定时器，可简单实现输出幅值无极跳变
JavaScript wz_jsgraphics.js v. 2.3 div画图类
wz_jsgraphics.js v. 2.3
div画图类，包括很多div的应用。
嵌入式/单片机编程 真正的USB TO 串口ISP AVR必备工具USB转UART的PCB
真正的USB TO 串口ISP AVR必备工具USB转UART的PCB
其他 IIR code. IEEE STD 1364-1995 Verilog file: iir_par.v.
IIR code. IEEE STD 1364-1995 Verilog file: iir_par.v.
其他 oracle带的包常用函数.v$rollstat與v$undostat两者的区别
oracle带的包常用函数.v$rollstat與v$undostat两者的区别
其他 ISP升级FLASH程序C51源代码
ISP升级FLASH程序C51源代码，可将存在EEPROM中的程序烧写在带ISP功能的FLASH内，比如89LS52
VHDL/FPGA/Verilog 这是我在ISP编程实验中独立编写的采用结构化描述的一个七人表决器
这是我在ISP编程实验中独立编写的采用结构化描述的一个七人表决器，通过独特的3次映射一位全加器的方法从而实现七人表决器的功能，与网络上任何其他的七人表决器源码决无雷同。
VHDL/FPGA/Verilog 这是我在ISP编程实验中独立编写的采用结构化描述的四位全加器
这是我在ISP编程实验中独立编写的采用结构化描述的四位全加器，通过四次映射一位全加器的方式实现了四位全加器的功能，并附有数码显示模块，将全加器的运算结果输出到数码管显示。
VHDL/FPGA/Verilog 这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器
这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器，通过两个并行进程对输入信号CLK进行8分频，占空比为1:7