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IP软核 的查询结果
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VC书籍 本课程主要讲Windows中TCP/IP编程接口Winsock
本课程主要讲Windows中TCP/IP编程接口Winsock，通过Winsock可实现点对点或广播通信程序，实际这两者之间的区别不大，编程时其程序流程所用代码几乎相同，不同的地方在于目标地址选择的不同
其他书籍 主要是介绍IP电话系统网守的研究与实现。
主要是介绍IP电话系统网守的研究与实现。
其他书籍 Linux内核TCP/IP网络栈实现源代码分析（1.2.13）
Linux内核TCP/IP网络栈实现源代码分析（1.2.13）
VHDL/FPGA/Verilog 使用Libero提供的异步通信IP核实现UART通信
使用Libero提供的异步通信IP核实现UART通信，并附带仿真程序。UART设置为1位开始位，8位数据位，1位停止位，无校验。且UART发送自带2级FIFO缓冲，占用FPGA面积很小。
系统设计方案 Simense公司GPRS模块（内含TCP/IP协议栈、可上网）
Simense公司GPRS模块（内含TCP/IP协议栈、可上网），MC55原理图，附带状态指示灯，LPC2103，双串口。
Modem编程 TCP-IP atcommand example program for xt-65 cinterion modem
TCP-IP atcommand example program for xt-65 cinterion modem
Internet/网络编程 利用c++语言编写的代码获得本机ip地址
利用c++语言编写的代码获得本机ip地址，算是网络编程的基础课
VHDL/FPGA/Verilog HSSDRC IP core is the configurable universal SDRAM controller with adaptive bank control and adaptiv
HSSDRC IP core is the configurable universal SDRAM controller with adaptive bank control and adaptive command pipeline.
HSSDRC IP core and IP core testbench has been written on SystemVerilog and has been tested in Modelsim.
HSSDRC IP core is licensed under MIT License
其他数据库 使用PB实现取得多网卡ip GetIP支持多网卡
使用PB实现取得多网卡ip
GetIP支持多网卡
VHDL/FPGA/Verilog This is is a bridge IP core to interface the Tensilica PIF bus protocol with the OpenCores WishBone.
This is is a bridge IP core to interface the Tensilica PIF bus protocol with the OpenCores WishBone. It currently supports single-cycle as well as burst transfer operations. The core has been tested in a master-PIF slave-WB configuration.