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IP核设计 的查询结果
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开发工具 如何仿真IP核(建立modelsim仿真库完整解析)
IP核生成文件：（Xilinx/Altera 同）
IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块 ...
可编程逻辑 基于FPGA的多功能LCD显示控制器设计
通过对LCD1602/LCD12864显示模块控制时序和指令集的对比分析，利用Verilog HDL描述语言完成了多功能LCD显示控制模块的IP核设计．所设计的LCD显示控制器具有很好的可移植性，只需通过端口的使能参数配置便可以驱动LCD1602/LCD12864模块实现字符或图形的实时显示，并且该多功能LCD控制器的可行性也在Cyclone II系列的EP2C5T14 ...
可编程逻辑 ISE新建工程及使用IP核步骤详解
ISE新建工程及使用IP核步骤详解
仿真技术 如何仿真IP核(建立modelsim仿真库完整解析)
IP核生成文件：（Xilinx/Altera 同）
IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块 ...
VHDL/FPGA/Verilog usb1.1的设备控制器IP核
usb1.1的设备控制器IP核，是用verilog硬件描述语言写的
VHDL/FPGA/Verilog FFT变换的IP核的源代码 VHDL~
FFT变换的IP核的源代码 VHDL~
VHDL/FPGA/Verilog 这个是专门用在ALtera第二代PLD MAXII上的16位微处理器IP核
这个是专门用在ALtera第二代PLD MAXII上的16位微处理器IP核，文档齐全
VHDL/FPGA/Verilog I2C控制核设计,由VHDL语言编写,使普通I/O端口实现I2C性能
I2C控制核设计,由VHDL语言编写,使普通I/O端口实现I2C性能
其他嵌入式/单片机内容 以太网10/100M IP核Verilog源码
以太网10/100M IP核Verilog源码，可综合。
VHDL/FPGA/Verilog 这是一个I2C串行数据通信协议以VHDL硬件描述语言实现的IP核
这是一个I2C串行数据通信协议以VHDL硬件描述语言实现的IP核，可直接编译运行