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HDL综合 的查询结果
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VHDL/FPGA/Verilog verilog HDL综合实验源代码
verilog HDL综合实验源代码，比较实用
VHDL/FPGA/Verilog verilog hdl 综合实用教程
verilog hdl 综合实用教程，一本非常实用易学易懂的书
技术书籍 Verilog HDL 综合实用教程
·  内容提要 本书的鲜明特色在于帮助读者全面、正确地理解Verilog硬件描述语言的综合。本书以电路综合为目标，针对各种语言结构逐一讨论了其可综合性、仿真与综合时的语义差别以及相关的各种相关的各种用法，给出了大量示例，对各种似是而非的用法作了对比，指出了其语义差别和所综合出的电路在功能上的差 ...
ALTERA FPGA开发软件 MAX+PLUS II Advanced Synthsis 10.230
MAX+PLUS II Advanced Synthsis ALtera的一个免费HDL综合工具，安装后可以直接使用，是MaxplusII的一个插件，用这个插件进行语言综合，比直接使用MaxplusII综合的效果好
精品软件 MAX+PLUS II ADVANCED SYNTHSIS 10.230
MAX+PLUS II Advanced Synthsis ALtera的一个免费HDL综合工具，安装后可以直接使用，是MaxplusII的一个插件，用这个插件进行语言综合，比直接使用MaxplusII综合的效果好
技术书籍 Verilog HDL数字设计与综合（第二版）
·本书从用户的角度全面阐述了Verilog HDL语言的重要细节和基本设计方法，并详细介绍了Verilog 2001版的主要改进部分。本书重点关注如何应用Verilog语言进行数字电路和系统的设计和验证，而不仅仅讲解语法。全书从基本概念讲起，并逐渐过渡到编程语言接口以及逻辑综合等高级主题。书中的内容全部符合Verilog HDL IEEE 1364- ...
Mentor HDL的可综合设计简介
本文简单探讨了verilog HDL设计中的可综合性问题，适合HDL初学者阅读
 
用组合逻辑实现的电路和用时序逻辑实现的
电路要分配到不同的进程中。
不要使用枚举类型的属性。
Integer应加范围限制。
通常的可综合代码应该是同步设计。
避免门级描述，除非在关键路径中。
...
可编程逻辑 HDL的可综合设计简介
本文简单探讨了verilog HDL设计中的可综合性问题，适合HDL初学者阅读
 
用组合逻辑实现的电路和用时序逻辑实现的
电路要分配到不同的进程中。
不要使用枚举类型的属性。
Integer应加范围限制。
通常的可综合代码应该是同步设计。
避免门级描述，除非在关键路径中。
...
软件工程 Verilog HDL数字设计与综合 夏宇闻译（第二版）
Verilog HDL数字设计与综合 夏宇闻译（第二版）
其他 包含了四位计数器等基本数字模块的的verilog HDL程序代码,该功能实现,可以直接利用DC进行综合,得到硬件电路,亦能够转换成VHDL语言进行综合
包含了四位计数器等基本数字模块的的verilog HDL程序代码,该功能实现,可以直接利用DC进行综合,得到硬件电路,亦能够转换成VHDL语言进行综合