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通讯/手机编程 FPGA中双向端口IO的研究FPGA中双向端口IO的研究.
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VHDL/FPGA/Verilog FPGA设计全流程-软件综合使用、FPGA设计全流程-软件综合使用、
FPGA设计全流程-软件综合使用、FPGA设计全流程-软件综合使用、
VHDL/FPGA/Verilog 影响FPGA设计中时钟因素的探讨,能帮组FPGA的设计
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技术资料 FPGA_ASIC-基于早迟门位同步环的FPGA的实现
该文档为FPGA_ASIC-基于早迟门位同步环的FPGA的实现概述资料,讲解的还不错,感兴趣的可以下载看看…………………………
技术资料 FPGA_ASIC-基于FPGA的AES加密算法的高速实现概述
该文档为FPGA_ASIC-基于FPGA的AES加密算法的高速实现概述文档,是一份很不错的参考资料,具有较高参考价值,感兴趣的可以下载看看………………
技术资料 FPGA作为ARM的SDRAM使用的LPC3250与FPGA接口程序
FPGA作为ARM的SDRAM使用的LPC3250与FPGA接口程序,适合感兴趣的学习者学习,可以提高自己的能力,大家可以多交流哈
技术资料 FPGA,vhdl语言的学习资料; FPGA的简单设计 DDS的设计
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技术资料 FPGA 在运动控制系统中的设计Design of FPGA in Motion Control System
本文是在基于ARM+FPGA 的硬件平台上进行嵌入式运动控制系统的设计,ARM实现应用管理,FPGA 实现插补运算,发出脉冲到伺服驱动系统,形成运动指令控制伺服电机运 转等。文中对FPG
微处理器开发 项目的研究内容是对硅微谐振式加速度计的数据采集电路开展研究工作。硅微谐振式加速度计敏感结构输出的是两路差分的频率信号
项目的研究内容是对硅微谐振式加速度计的数据采集电路开展研究工作。硅微谐振式加速度计敏感结构输出的是两路差分的频率信号,因此硅微谐振式加速度计数据采集电路完成的主要任务是测出两路频率信号的差值。测量要求是:实现10ms内对中心谐振频率为20kHz、标度因数为100Hz/g、量程为±50g、分辨率为1mg的硅微谐振式加速度计 ...
串口编程 项目的研究内容是对硅微谐振式加速度计的数据采集电路开展研究工作。硅微谐振式加速度计敏感结构输出的是两路差分的频率信号
项目的研究内容是对硅微谐振式加速度计的数据采集电路开展研究工作。硅微谐振式加速度计敏感结构输出的是两路差分的频率信号,因此硅微谐振式加速度计数据采集电路完成的主要任务是测出两路频率信号的差值。测量要求是:实现10ms内对中心谐振频率为20kHz、标度因数为100Hz/g、量程为±50g、分辨率为1mg的硅微谐振式加速度计 ...