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FIFO 的查询结果
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操作系统开发 程序功能主要分为3个部分
程序功能主要分为3个部分，分别是对OPT、FIFO、LRU三种页面置换算法的实现。要求3部分的设计应该尽可能使用近似的实现方法。
VHDL/FPGA/Verilog 内有波形发生器
内有波形发生器，加法器，经典双进程状态机，伪随机熟产生器，相应加法器的测试向量，16×8bit RAM,FIFO,通用RAM等源程序
操作系统开发 为帮助大家复习《操作系统》课程
为帮助大家复习《操作系统》课程，下面按照教学大纲要求，对各章的重点、难点 ...... FIFO淘汰算法：. 内存块为3时，缺页中断（或称缺页次数、页面故障）为9
VHDL/FPGA/Verilog UART16550兼容的串行通讯控制器
UART16550兼容的串行通讯控制器，Verilog语言描述，采用Altera Cyclone系列芯片实现FPGA综合，因为FIFO部分利用到内部资源实现。已经在某项目中成功应用，特此推出。
压缩解压 EZW举例 该源代码包含有6个文件： EZW.H － EZW编码器头文件 EZW.C － EZW编码器文件 MATRIX2D.H MATRIX2D.C － 编码器数据结果定义和数据操作
EZW举例
该源代码包含有6个文件：
EZW.H － EZW编码器头文件
EZW.C － EZW编码器文件
MATRIX2D.H MATRIX2D.C － 编码器数据结果定义和数据操作
FIFO.H FIFO.C － 扫描方式定义：先入先出原则
LIST.H LIST.C － 零树结构定义和操作
UNEZW.C － EZW解码器
这里，读者重点要掌握的是EZW.C和LIST.C中的内容，充分理解零树的 ...
其他 掌握内存管理的页面淘汰算法 输入可用内存页面数和一个作业访问逻辑页号的序列
掌握内存管理的页面淘汰算法 输入可用内存页面数和一个作业访问逻辑页号的序列，分别给存FIFO、LRU算法的缺页中断率（注：算法原理实现，不要求实际页面）。
开发工具 如何仿真IP核(建立modelsim仿真库完整解析)
IP核生成文件：（Xilinx/Altera 同）
IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块 ...
仿真技术 如何仿真IP核(建立modelsim仿真库完整解析)
IP核生成文件：（Xilinx/Altera 同）
IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块 ...