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CPU散热 的查询结果
VHDL/FPGA/Verilog A Relatively Simple RISC CPU 设计源码并附详细的说明文档。可以ModelSim进行仿真
A Relatively Simple RISC CPU 设计源码并附详细的说明文档。可以ModelSim进行仿真，并可以用synplify进行综合。
单片机开发 这是一个GPS接收模块的RMC数据提取代码 使用AVR作为CPU
这是一个GPS接收模块的RMC数据提取代码
使用AVR作为CPU，使用C语言编写。
通过串口回传显示
其他 SD card controller can just read data using 1 bit SD mode. I have written this core for NIOS2 CPU,
SD card controller can just read data using 1 bit SD mode.
I have written this core for NIOS2 CPU, Cyclone, but I think it can works
with other FPGA or CPLD. Better case for this core is SD clock = 20 MHz and
CPU clock = 100 MHz (or in the ratio 1:5). If you have a wish you can achieve this core.
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Internet/网络编程 cpu控制板
cpu控制板，实现软件运行平台，通讯，网络，串口等
VHDL/FPGA/Verilog 8位risc cpu的编写
8位risc cpu的编写，使用quartus软件对其进行写入，里面内置乘法器、除法器等模块
uCOS ucos在atmel cpu上的移植案例
ucos在atmel cpu上的移植案例，运行稳定
VHDL/FPGA/Verilog 和NIOS功能一样的CPU
和NIOS功能一样的CPU，可以在FPGA上运行,Verilog源代码
汇编语言 在16位CPU环境下实现大数乘法（8位十进制数乘8位十进制数）
在16位CPU环境下实现大数乘法（8位十进制数乘8位十进制数），乘数与被乘数由键盘输入，计算结果向显示器输出。运行环境：MASM6.11，Windows XP
微处理器开发 This program is a simple Measurement Recorder. It is based on the LPC CPU and records the state of P
This program is a simple Measurement Recorder. It is based on the LPC CPU and records the state of Port 1 and Port 2
VHDL/FPGA/Verilog 简单的CPU设计数字系统实验
简单的CPU设计数字系统实验，使用的是精简指令，水平代码生成