搜索结果
找到约 133,761 项符合
CCS 3.10 的查询结果
中间件编程 Visual Assist X 10.3.1543.0破解文件
Visual Assist X 10.3.1543.0破解文件
单片机开发 单片机数字滤波的十种方法:1、限幅滤波法(又称程序判断滤波法)2、中位值滤波法3、算术平均滤波法4、递推平均滤波法(又称滑动平均滤波法)5、中位值平均滤波法(又称防脉冲干扰平均滤波法)6、限幅平均滤波
单片机数字滤波的十种方法:1、限幅滤波法(又称程序判断滤波法)2、中位值滤波法3、算术平均滤波法4、递推平均滤波法(又称滑动平均滤波法)5、中位值平均滤波法(又称防脉冲干扰平均滤波法)6、限幅平均滤波法7、一阶滞后滤波法8、加权递推平均滤波法9、消抖滤波法10、限幅消抖滤波法 ...
电子书籍 VC++ 源代码 文档 共10节 第3节
VC++ 源代码 文档 共10节 第3节
VHDL/FPGA/Verilog 基于Verilog-HDL的硬件电路的实现 9.1 简单的可编程单脉冲发生器 9.1.1 由系统功能描述时序关系 9.1.2 流程图的设计 9.1.3 系统功能描述
基于Verilog-HDL的硬件电路的实现
9.1 简单的可编程单脉冲发生器
9.1.1 由系统功能描述时序关系
9.1.2 流程图的设计
9.1.3 系统功能描述
9.1.4 逻辑框图
9.1.5 延时模块的详细描述及仿真
9.1.6 功能模块Verilog-HDL描述的模块化方法
9.1.7 输入检测模块的详细描述及仿真
9.1.8 计 ...
VHDL/FPGA/Verilog 基于Verilog-HDL的硬件电路的实现 9.5 脉冲周期的测量与显示 9.5.1 脉冲周期的测量原理 9.5.2 周期计的工作原理 9.5.3 周期测量模块的设计与实现
基于Verilog-HDL的硬件电路的实现
9.5 脉冲周期的测量与显示
9.5.1 脉冲周期的测量原理
9.5.2 周期计的工作原理
9.5.3 周期测量模块的设计与实现
9.5.4 forever循环语句的使用方法
9.5.5 disable禁止语句的使用方法
9.5.6 时标信号发生模块的设计与实现
9.5.7 周期计的Verilog-HDL描述 ...
VHDL/FPGA/Verilog 基于Verilog-HDL的硬件电路的实现 9.7 步进电机的控制 9.7.1 步进电机驱动的逻辑符号 9.7.2 步进电机驱动的时序图 9.7.3 步进电机驱动的逻辑框图
基于Verilog-HDL的硬件电路的实现
9.7 步进电机的控制
9.7.1 步进电机驱动的逻辑符号
9.7.2 步进电机驱动的时序图
9.7.3 步进电机驱动的逻辑框图
9.7.4 计数模块的设计与实现
9.7.5 译码模块的设计与实现
9.7.6 步进电机驱动的Verilog-HDL描述
9.7.7 编译指令-"宏替换`define"的使用 ...
Java编程 JAVA实现的聊天工具,可以容纳最多10个用户 1.本系统需要JDK1.5 或更高版本的支持。 2.serverDatabase为服务器端的数据文件. 若使用现有数据,可用帐号:1, 密码
JAVA实现的聊天工具,可以容纳最多10个用户
1.本系统需要JDK1.5 或更高版本的支持。
2.serverDatabase为服务器端的数据文件. 若使用现有数据,可用帐号:1, 密码:zwz,登录服务器端系统 登录后可查到所有已注册用户的信息,每个用户的密码都与其姓名相同。
3.由于客户端之间的通讯不通过服务器转发,所以每台机器只能正常能 ...
VC书籍 经典C语言程序设计100例1-10 如【程序1】 题目:有1、2、3、4个数字
经典C语言程序设计100例1-10
如【程序1】
题目:有1、2、3、4个数字,能组成多少个互不相同且无重复数字的三位数?都是多少?
1.程序分析:可填在百位、十位、个位的数字都是1、2、3、4。组成所有的排列后再去
掉不满足条件的排列。
2.程序源代码:
main()
{
int i,j,k
printf("\n")
for(i=1 i<5 i++) ...
软件设计/软件工程 摘 要 I Summary II 1.系统概述 1 1.1 系统及需求分析 1 1.1.1 系统需求 1 1.1.2可行性分析 1 1.2系统设计的背景 5 1.3系统的功能简介 8
摘 要 I
Summary II
1.系统概述 1
1.1 系统及需求分析 1
1.1.1 系统需求 1
1.1.2可行性分析 1
1.2系统设计的背景 5
1.3系统的功能简介 8
1.4系统开发的目标 10
2. 系统分析 11
2.1业务流程分析 11
2.2数据流程分析: 13
2.3数据存储分析:实体联系图 14
2.4功能分析:功能层次图 16
3.系统设计 17
3.1软件模块结构设计 1 ...
VHDL/FPGA/Verilog 共阳极连接的键盘扫描程序 PC5 PC4 PC3 PC2 PC1 PC0 PC10 0 1 2 3 17 18 PC9 4 5 6 7 19 20 PC8 8 9 10 11 21 22
共阳极连接的键盘扫描程序
PC5 PC4 PC3 PC2 PC1 PC0
PC10 0 1 2 3 17 18
PC9 4 5 6 7 19 20
PC8 8 9 10 11 21 22
PC7 12 13 14 15 23 24
PC6 16 25