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VHDL/FPGA/Verilog VHDL编写的6层电梯控制器
VHDL编写的6层电梯控制器，可在Altera的CPLD系统运行实验，内附实验报告
技术资料 基于DE0的数字时钟
基于Altera公司的FPGA开发板DE0实现计时、秒表、倒计时功能的数字时钟
VHDL/FPGA/Verilog 8051 MCU在nois平台上实现的说明文档
8051 MCU在nois平台上实现的说明文档，讲解非常详细，对于设计很有帮助，出自Altera公司。
VHDL/FPGA/Verilog 文章论述如何将向modelsim中添加仿真库
文章论述如何将向modelsim中添加仿真库，包括添加xilinx,altera,actel公司的仿真库的方法
VHDL/FPGA/Verilog 利用触发器实现的
利用触发器实现的，8位半加器的VHDL语言实现，适用于altera系列FPGA
VHDL/FPGA/Verilog FPGA开发入门的Verilog HDL程序2---梁祝音乐播放,真实可用
FPGA开发入门的Verilog HDL程序2---梁祝音乐播放,真实可用，验证通过，工程环境为Altera Quartus II
VHDL/FPGA/Verilog Verilog 编写的ISP1362的控制器IP核
Verilog 编写的ISP1362的控制器IP核，altera公司DE2系统中的源程序
VHDL/FPGA/Verilog SOPC架构建立实例
SOPC架构建立实例，针对altera公司的DE2开发板，其他开发系统也可以用
技术资料 Quartus13.1与modelsim的联调
该文档为Quartus-II-13.1与自带modelsim-Altera-10.0d仿真软件的联调，不错的资料
技术资料 基于FPGA的频率计
基于altera 的cyclone 做的频率计源码，使用的是verilog进行编写，eda工具是quartus ii 12.0