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VHDL/FPGA/Verilog 一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S
一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S，用三位数码管显示。
（1） 倒计时：通过小键盘可以实现设定计时时间（以秒为单位，最大计时时间为99.9秒）。通过键盘实现计时开始、计时结束。当所设定的倒计时间到达00.0S后，自动停止倒计时，同时响铃。
（2） 顺计时 ...
uCOS 此为针对凌阳SPCE061A板进行的uCOS2.00版本的移植
此为针对凌阳SPCE061A板进行的uCOS2.00版本的移植，编译通过且运行正常，自带一个LED灯的实验，可以直接看到效果。
VC书籍 qq破戒nih 正版PaperPort pro office v9.0 PaperPort Pro Office 9.0简体中文版 F309A-000-0000-0000-00 序列号：F3
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微处理器开发 飞利浦书籍 周立功 等编著 北京航空航天大学出版社 2005 年1 月 定价：32.00 元ARM 嵌入式系统基础教程
飞利浦书籍
周立功 等编著
北京航空航天大学出版社
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其他 A clock writing by Verilog which can count from 00:00 to 23:59. With a C file to see the simulation
A clock writing by Verilog which can count from 00:00 to 23:59. With a C file to see the simulation results. A co-design example of C and Verilog.
matlab例程 文件组合合并. 该程序用于将两个文件（可以是txt或xls文件）进行组合合并
文件组合合并.
该程序用于将两个文件（可以是txt或xls文件）进行组合合并，例如假设A.txt文件中含有‘00’和‘01’两行，B.txt文件中含有‘aa’和‘ bb’两行,则合并后的文件AB.txt文件中含有‘00aa’、‘ 00bb’、‘01aa’和‘ 01bb’四行。 ...
汇编语言 205.asm－－－－－数码管循环显示00～99源程序
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易语言编程 诛仙答题易语言源码： 题目 1、服务器内战场在试验开启状态和正式开启状态下的开启时间分别是？ A. 试开阶段每天18:00-22:00
诛仙答题易语言源码：
题目 1、服务器内战场在试验开启状态和正式开启状态下的开启时间分别是？
A. 试开阶段每天18:00-22:00，当服务器玩家等级满足条件后全天开放 B. 不间断开启一万年 C. 太阳从西边出来的时候
单片机开发 GCC-AVR application builder : 2007-8-31 18:00:11 Target : M16 Crystal: 7.3728Mhz 作者：小马哈 功能：SP
GCC-AVR application builder : 2007-8-31 18:00:11
Target : M16
Crystal: 7.3728Mhz
作者：小马哈
功能：SPI主机模式，循环发送从1~255