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VHDL/FPGA/Verilog VHDL分频器
VHDL分频器,利用分频比较错法,要实现K=324/28=8.3571428571...的分频周期为28,18个8分频和10个9分频循环,所以设一个0到27的循环计数器,每当1、4、7、10、13、16、19、22、27时进行9分频,其他时为8分频;为使占空比尽量接近50%,需要在每一个8或9分频中设定一下输出几个时钟的0和1。 ...
JavaScript 实验三 布局管理器的使用 目的 1. 掌握布局管理器的作用。 2. 能熟练使用FlowLayout、GridLayout、BorderLayout、CardLayout布局管理器。 3. 掌握
实验三 布局管理器的使用
目的
1. 掌握布局管理器的作用。
2. 能熟练使用FlowLayout、GridLayout、BorderLayout、CardLayout布局管理器。
3. 掌握JFrame、JPanel 默认布局管理器。
4. 掌握使用多个JPanel,并配合多个布局管理器设计较美观的界面。 ...
编辑器/阅读器 RSS聚合新闻阅读器
RSS聚合新闻阅读器,(1)获取信息:通过站点管理功能获得信息,并根据用户设置对信息进行全程的跟踪、即时的更新以及网上搜索。
(2)阅读信息:一点即读,随时浏览,信息分类管理,及时方便。
(3)管理信息:可删可加可分组;来源、分类、更新频率……用户全方位自由掌控。
(4)导入导出信息:导入、导出频道或收藏夹, ...
单片机开发 1. 抢答器同时供8名选手或8个代表队比赛
1. 抢答器同时供8名选手或8个代表队比赛,分别用8个按钮S0 ~ S7表示。
2. 设置一个系统清除和抢答控制开关S,该开关由主持人控制。
3. 抢答器具有锁存与显示功能。即选手按动按钮,锁存相应的编号,并在LED数码管上显示,同时扬声器发出报警声响提示。选手抢答实行优先锁存,优先抢答选手的编号一直保持到主持人将系统清除 ...
其他嵌入式/单片机内容 数字电压表 AD芯片: 采用8位串行A/D转换器ADC0832。 ● 8位分辨率
数字电压表
AD芯片:
采用8位串行A/D转换器ADC0832。
● 8位分辨率,逐次逼近型,基准电压为 5V
● 5V单电源供电
● 输入模拟信号电压范围为 0~5V
● 有两个可供选择的模拟输入通道
显示:
使用三个数码管。
显示范围:
0.00 - 5.10 (单位:V)
连接方式:
AD_CLK → P1.0
AD_DAT → P1.1
AD_CS → P3.4
模拟输 ...
汇编语言 数字电压表 AD芯片: 采用8位串行A/D转换器ADC0832。 ● 8位分辨率
数字电压表
AD芯片:
采用8位串行A/D转换器ADC0832。
● 8位分辨率,逐次逼近型,基准电压为 5V
● 5V单电源供电
● 输入模拟信号电压范围为 0~5V
● 有两个可供选择的模拟输入通道
显示:
使用三个数码管。
显示范围:
0.00 - 5.10 (单位:V)
连接方式:
AD_CLK → P1.0
AD_DAT → P1.1
AD_CS → P3.4
模拟输 ...
汇编语言 数字电压表 AD芯片: 采用8位串行A/D转换器ADC0832。 ● 8位分辨率
数字电压表
AD芯片:
采用8位串行A/D转换器ADC0832。
● 8位分辨率,逐次逼近型,基准电压为 5V
● 5V单电源供电
● 输入模拟信号电压范围为 0~5V
● 有两个可供选择的模拟输入通道
显示:
使用P0口的数码管显示转换值。
显示范围:
0.00 - 5.10 (单位:V)
连接方式:
AD_CLK → P1.0
AD_DAT → P1.1
AD_CS → ...
单片机开发 1. 一秒定时的实现。 设定定时器每100us中断一次
1. 一秒定时的实现。
设定定时器每100us中断一次,在中断服务程序中,对中断次数进行计数,计数10000次就是1秒。
2.分、秒的显示
用四个数码管配合373芯片的锁存功能就可以完整地显示分、秒信息。373芯片的片选则需要138芯片的译码和04芯片的取反。
3. 调时的实现
利用单片机的外部中断和三个按键,我们可以方便的实现调时 ...
其他书籍 东芯IVSEP3203F50移动终端应用处理器用户手册 第1 章 东芯IV SEP3203F50 概述. 第2 章 ARM7TDMI 内核 第3 章 EMI 外部存储器接口 第4 章 片上SR
东芯IVSEP3203F50移动终端应用处理器用户手册
第1 章 东芯IV SEP3203F50 概述.
第2 章 ARM7TDMI 内核
第3 章 EMI 外部存储器接口
第4 章 片上SRAM
第5 章 时钟与功耗管理模块PMC
第6 章 LCD 控制器
第7 章 MMA 多媒体加速器
第8 章 DMA 控制器
第9 章 INTC 中断控制器.
第10 章 RTC 实时时钟控制器.
第11 章 TIMER 通用定时 ...
VHDL/FPGA/Verilog 使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG
使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG,一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位字对准。采用32位定长指令格式,采用Load/Store结构,ALU指令采用三地址格式。支持有符号和无符号整数加、减、乘、除运算,并支持浮点数 ...