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VHDL/FPGA/Verilog 8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器
8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4
即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。
2． ultiplier_quick_add_5
即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。
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其他 短线算盘股林精怪版破解版 5.4 文件大小 2.8M 软件评价：★★★★ 说明：先安装短线算盘54安装程序,再把破解文件夹内的文件复制到安装目录下就可以了！
短线算盘股林精怪版破解版 5.4
文件大小 2.8M
软件评价：★★★★
说明：先安装短线算盘54安装程序,再把破解文件夹内的文件复制到安装目录下就可以了！
压缩解压 用VC++6.0开发的用于对摄像头采集到的视频用xvid编码器(MPEG-4的一种)进行压缩存储。
用VC++6.0开发的用于对摄像头采集到的视频用xvid编码器(MPEG-4的一种)进行压缩存储。
VHDL/FPGA/Verilog 数字系统设计中的全加器、10进制计数器、2-4译码器、摩尔状态机、2-1路选择器的源代码
数字系统设计中的全加器、10进制计数器、2-4译码器、摩尔状态机、2-1路选择器的源代码
VHDL/FPGA/Verilog 4位数据比较器 通过VHDL语言设计出4位数据比较器
4位数据比较器
通过VHDL语言设计出4位数据比较器，了解EDA对数字电路设计的效率和可靠性有极大地提高
教育系统应用 1 前言 2 2 需求分析 2 2．1原理 2 2．2要求 2 2．3任务 2 3 概要设计 3 3．1实现功能 3 3．2抢答器的组成框图 3 4 详细设计 4 4．1抢答电路设
1 前言 2
2 需求分析 2
2．1原理 2
2．2要求 2
2．3任务 2
3 概要设计 3
3．1实现功能 3
3．2抢答器的组成框图 3
4 详细设计 4
4．1抢答电路设计 4
4．2定时电路设计 5
4．3报警电路设计 6
4．4抢答器控制电路设计 6
5 课程设计的总结与体会 8
6 致谢 8
7 参考资料 8 ...
matlab例程 1.Fisher分类算法 2.感知器算法 3.最小二乘算法 4.快速近邻算法 5.K-近邻法 6.剪辑近邻法和压缩近邻法 7.二叉决策树算法
1.Fisher分类算法
2.感知器算法
3.最小二乘算法
4.快速近邻算法
5.K-近邻法
6.剪辑近邻法和压缩近邻法
7.二叉决策树算法
单片机开发 4位半的BCD AD转换器的单片机单线接口设计,附源代码和原理图及PCB.
4位半的BCD AD转换器的单片机单线接口设计,附源代码和原理图及PCB.
汇编语言 1、 通过可编程并行接口芯片8255A和定时器/计数器8253实现十字路口交通灯的模拟控制。 2、 掌握通过8253实现准确定时的方法。 3、 进一步掌握并行接口芯片8255A的使用方法。 4、
1、 通过可编程并行接口芯片8255A和定时器/计数器8253实现十字路口交通灯的模拟控制。
2、 掌握通过8253实现准确定时的方法。
3、 进一步掌握并行接口芯片8255A的使用方法。
4、 进一步掌握8259A可编程中断控制器的使用方法。
易语言编程 这个是易语言的4.10的最新版的破解文件
这个是易语言的4.10的最新版的破解文件