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单片机开发  利用4位共阴的动态显示器显示分与秒（利用定时器定时）

利用4位共阴的动态显示器显示分与秒（利用定时器定时）

https://www.eeworm.com/dl/648/300651.html

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VHDL/FPGA/Verilog 用VHDL语言采用串行方法实现用1位全加器实现4位全加器

用VHDL语言采用串行方法实现用1位全加器实现4位全加器

https://www.eeworm.com/dl/663/300759.html

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多国语言处理  CCDC01采集器测试仪软件：拼音输入法模块,编译环境：Franklin 3.3.4

CCDC01采集器测试仪软件：拼音输入法模块,编译环境：Franklin 3.3.4

https://www.eeworm.com/dl/637/303523.html

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单片机开发  em78p156模拟控制PWM输出256档位4~6路

em78p156模拟控制PWM输出256档位4~6路

https://www.eeworm.com/dl/648/306622.html

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其他  第1章绪论第2章数据通信基础第3章物理层第4章数据链路层第5章网络层

第1章绪论第2章数据通信基础第3章物理层第4章数据链路层第5章网络层

https://www.eeworm.com/dl/534/308281.html

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其他  每路输入数据与输出数据均为4位2进制数

每路输入数据与输出数据均为4位2进制数，当选择开关(至少3位)或输入数据发生变化时，输出数据也相应地变化。有兴趣的同学可以进一步扩充系统功能。

https://www.eeworm.com/dl/534/316158.html

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VHDL/FPGA/Verilog 8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器

8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3 ...

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压缩解压  用VC++6.0开发的用于对摄像头采集到的视频用xvid编码器(MPEG-4的一种)进行压缩存储。

用VC++6.0开发的用于对摄像头采集到的视频用xvid编码器(MPEG-4的一种)进行压缩存储。

https://www.eeworm.com/dl/617/323973.html

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VHDL/FPGA/Verilog 4位数据比较器通过VHDL语言设计出4位数据比较器

4位数据比较器通过VHDL语言设计出4位数据比较器，了解EDA对数字电路设计的效率和可靠性有极大地提高

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matlab例程  1.Fisher分类算法 2.感知器算法 3.最小二乘算法 4.快速近邻算法 5.K-近邻法 6.剪辑近邻法和压缩近邻法 7.二叉决策树算法

1.Fisher分类算法 2.感知器算法 3.最小二乘算法 4.快速近邻算法 5.K-近邻法 6.剪辑近邻法和压缩近邻法 7.二叉决策树算法

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