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4位布斯乘法器模块及测试模块 的查询结果
其他 EDA条件下乘法器的实现。AHDL语言实现输入显示乘法等功能
EDA条件下乘法器的实现。AHDL语言实现输入显示乘法等功能
VHDL/FPGA/Verilog 8*8乘法器设计
8*8乘法器设计，和大家共享，互相学习，共同进步
matlab例程 两个函数都是用hopfield神经网络实现4位的A/D转换。采用不同的结构得到不同的结果
两个函数都是用hopfield神经网络实现4位的A/D转换。采用不同的结构得到不同的结果
其他 3-8译码器设计 4选1数据选择器设计 4位比较器设计 七人表决器设计 计数器设计 交通灯信号控制器设计
3-8译码器设计 4选1数据选择器设计 4位比较器设计 七人表决器设计 计数器设计 交通灯信号控制器设计
VHDL/FPGA/Verilog 本设计是设计了一个4位全加器的内容
本设计是设计了一个4位全加器的内容，是由4个一位全加器串联而成的
VHDL/FPGA/Verilog 一种基于加法器树方法的8为乘法器的VHDL源码
一种基于加法器树方法的8为乘法器的VHDL源码，该方法虽然相对占有资源多，但仿真快
单片机开发 实现由一个4位十进制数码管（含小数点）显示结果
实现由一个4位十进制数码管（含小数点）显示结果，其测量范围为1Hz~9999KHz，能自动根据7位十进制的结果，自动选择有效数据的高4位进行动态显示（即量程自动转换），小数点表示是千位，即KHz，
VHDL/FPGA/Verilog （１）设计一个4位十进制的频率计其测量范围1Hz~9.999KHz；6 N3 G8 k( U- @ n* A （２）记数过程结束后
（１）设计一个4位十进制的频率计其测量范围1Hz~9.999KHz；6 N3 G8 k( U- @ n* A
（２）记数过程结束后，保存并显示结果；
单片机开发 一﹑指标要求：. A: f5 b G A( d8 n （１）设计一个4位十进制的频率计其测量范围1Hz~9.999KHz；6 N3 G8 k( U- @ n* A （２）记数过程结束
一﹑指标要求：. A: f5 b G A( d8 n
（１）设计一个4位十进制的频率计其测量范围1Hz~9.999KHz；6 N3 G8 k( U- @ n* A
（２）记数过程结束后，保存并显示结果；
软件设计/软件工程 用VerilogHDL的16*16乘法器的设计实现
用VerilogHDL的16*16乘法器的设计实现，采用的是移位相乘方法