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4位乘法器 的查询结果
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VHDL/FPGA/Verilog 除法器的设计本文所采用的除法原理是：对于八位无符号被除数A
除法器的设计本文所采用的除法原理是：对于八位无符号被除数A，先对A转换成高八位是0低八位是A的数C，在时钟脉冲的每个上升沿C 向左移动一位，最后一位补零，同时判断C的高八位是否大于除数B，如是则C的高八位减去B，同时进行移位操作，将C的第二位置1。否则，继续移位操作。经过八个周期后，所得到的C的高八位为余数，第八 ...
VHDL/FPGA/Verilog 4 级流水方式的8 位全加器。。。。。。
4 级流水方式的8 位全加器。。。。。。
单片机开发 MSP430F2274的4乘4键盘中断+液晶显示程序 采用中断程序
MSP430F2274的4乘4键盘中断+液晶显示程序
采用中断程序，在液晶1602上显示输入的数字。
单片机开发 软件思路：选择RAO做为模拟输入通道 连续转换4次再求平均值做为转换结果最后结构只取低8位结果送数码管的低3位显示 硬件要求：拨码开关S14第2位置ON
软件思路：选择RAO做为模拟输入通道 连续转换4次再求平均值做为转换结果最后结构只取低8位结果送数码管的低3位显示
硬件要求：拨码开关S14第2位置ON，第1位置OFF拨码开关S6全部置ON，S5第4-6位置ON，第1-3位置OFF为不影响结果，其他拨码开关置OFF。 ...
单片机开发 4×4键盘及8位数码管显示构成的电子密码锁
4×4键盘及8位数码管显示构成的电子密码锁
嵌入式/单片机编程 用4*4键盘组成0-9数字键及确认键。 用8位数码管显示电路提示信息
用4*4键盘组成0-9数字键及确认键。
用8位数码管显示电路提示信息，当输入密码
时，只显示“8.”，当密码位数输入完毕按确
认键时，对应的密码与设定的密码进行比较，
若密码正确，则门开，此处继电器发出“叮咚”声；若
密码不正确，禁止按键输入3秒，同时发出“滴答”
报警声；若在3秒内仍有按键按下，则禁止按键
输入3秒 ...
汇编语言 本程序是在一位全加器的基础上设计一个16位的加法器,用Verilog HDL语言描述.
本程序是在一位全加器的基础上设计一个16位的加法器,用Verilog HDL语言描述.
汇编语言 用16位X86汇编实现32位阶乘
用16位X86汇编实现32位阶乘，可判断错误，并有出错提示，可循环运行。
VHDL/FPGA/Verilog 1.七段数码管译码器 2.4人表决器 3.4进制加减法计数器~具有进位和借位功能
1.七段数码管译码器
2.4人表决器
3.4进制加减法计数器~具有进位和借位功能
VHDL/FPGA/Verilog 基于VHDL语言的32位单精度的浮点加法器
基于VHDL语言的32位单精度的浮点加法器