搜索：高速数字设计

单片机开发  本设计主要由数字信号发生器和逻辑分析仪组成

本设计主要由数字信号发生器和逻辑分析仪组成，其中数字信号发生器运用了89C51单片机系统，可以重复输出8路循环逻辑移位序列，逻辑分析仪用了89C55单片机系统，可以实现8路信号的采集和显示(时间域和空间域)，3级触发字可调，有多种触发功能，可显示时标线,使逻辑分析仪能从大量的数据流中获得有分析意义的数据。 ...

https://www.eeworm.com/dl/648/128664.html

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数据结构  /*数字三角形问题问题描述：给定一个由n行数字组成的数字三角形如下图所示。试设计一个算法,计算出从三角形的顶至底的一条路径,使该路径经过的数字总和最大。 7 3 8 8 1 0 2 7 4 4 4

/*数字三角形问题问题描述：给定一个由n行数字组成的数字三角形如下图所示。试设计一个算法,计算出从三角形的顶至底的一条路径,使该路径经过的数字总和最大。 7 3 8 8 1 0 2 7 4 4 4 5 2 6 5 编程任务：对于给定的由n行数字组成的数字三角形,编程计算从三角形的顶至底的路径经过的数字和的最大值 ...

https://www.eeworm.com/dl/654/129081.html

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VHDL/FPGA/Verilog 课程设计要求设计并用FPGA实现一个数字频率计

课程设计要求设计并用FPGA实现一个数字频率计，具体设计要求如下：测量频率范围： 10Hz～100KHz 精度： ΔF / F ≤ ±2 % 系统外部时钟： 1024Hz 测量波形：方波 Vp-p ＝ 3～5 V 硬件设备：Altera Flex10K10 五位数码管 LED发光二极管编程语言：Verilog HDL / VHDL ...

https://www.eeworm.com/dl/663/129675.html

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DSP编程  设计一数字频率计

设计一数字频率计，其技术要求如下： (1) 测量频率范围：1Hz~100kHz。 (2) 准确度Dfx/fx&pound ± 2%。 (3) 测量信号：方波，峰峰值为3V~5V。

https://www.eeworm.com/dl/516/129680.html

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VHDL/FPGA/Verilog 乘法器是硬件设计中的很常见也很重要的一个模块

乘法器是硬件设计中的很常见也很重要的一个模块，它的VHDL硬件实现很好的解决了软件编程中做乘法速度慢的问题，在实时高速系统应用中或DSP软核或数字信号处理硬件实现算法中，经常能使用到乘法器，所以经典的高速乘法器IP 很有参考价值 ...

https://www.eeworm.com/dl/663/130064.html

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嵌入式/单片机编程  我设计的数字电源的源代码还有原理图

我设计的数字电源的源代码还有原理图，可以实现数字控制的电源

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VHDL/FPGA/Verilog PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿

PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF

https://www.eeworm.com/dl/663/131276.html

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汇编语言  本题目的主要要求是要实现闹钟的功能内容：设计一个能够显示时分秒的数字时钟

本题目的主要要求是要实现闹钟的功能内容：设计一个能够显示时分秒的数字时钟，时间显示为12小时制，除了显示分时秒外，并能实现上，下午。可以进行手动校时，定时（完成此题目时要有适当的设置，确定灯按钮，单，双灯作为报警显示），同时还应该能够清零。 ...

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数学计算  数字带通滤波器的设计过程。共3个源程序。其中

数字带通滤波器的设计过程。共3个源程序。其中，dos.cpp为带通FIR的源程序，其中的滤波器阶数n，滤波器的低频fln，滤波器的高频fhn，窗函数w，可以按照自己的要求改变。这里采用的是汉宁窗。主函数main.cpp实现输入与fir的h(n)的卷积，输出结果Y(n)，并将其存储在y.txt中。最后，graphics.cpp从y.txt读取数据，再由语句画出 ...

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人工智能/神经网络  基于遗传算法的FIR数字滤波器的优化设计设计IIR数字滤波器的遗传优化算法 caj图书

基于遗传算法的FIR数字滤波器的优化设计设计IIR数字滤波器的遗传优化算法 caj图书

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