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VHDL/FPGA/Verilog 数字频率计(试验报告)适合初学者参考
数字频率计(试验报告)适合初学者参考
单片机开发 简易红外线发射程序 使用低频率的发射 利用红外线二极管来做
简易红外线发射程序 使用低频率的发射 利用红外线二极管来做
VHDL/FPGA/Verilog 课程设计要求设计并用FPGA实现一个数字频率计
课程设计要求设计并用FPGA实现一个数字频率计,具体设计要求如下: 测量频率范围: 10Hz~100KHz 精度: ΔF / F ≤ ±2 % 系统外部时钟: 1024Hz 测量波形: 方波 Vp-p = 3~5 V 硬件设备:Altera Flex10K10 五位数码管 LED发光二极管 编程语言:Verilog HDL / VHDL ...
DSP编程 设计一数字 频率计
设计一数字 频率计,其技术要求如下: (1) 测量频率范围:1Hz~100kHz。 (2) 准确度Dfx/fx£ ± 2%。 (3) 测量信号:方波,峰峰值为3V~5V。
其他嵌入式/单片机内容 用单片PLD实现数显频率计的应用,用单片PLD实现数显频率计的应用
用单片PLD实现数显频率计的应用,用单片PLD实现数显频率计的应用
单片机开发 《基于ARM7的语音采集与处理》内容包括: 8098单片机实现语音信号的采集与实时ADM压缩;单片机语音采集与合成技术;单片机语音采集与随机实时生成;语音信号采集的时间扩展与截取等
《基于ARM7的语音采集与处理》内容包括: 8098单片机实现语音信号的采集与实时ADM压缩;单片机语音采集与合成技术;单片机语音采集与随机实时生成;语音信号采集的时间扩展与截取等
人工智能/神经网络 三维人脸动画的合成:利用数据挖掘和语音驱动(解决了语音和动画的同步)
三维人脸动画的合成:利用数据挖掘和语音驱动(解决了语音和动画的同步)
VHDL/FPGA/Verilog PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上;顶层文件是PLL.GDF
生物技术 基于SPCE061的语音(乐音)辨识研究分析自己声音的频率数
基于SPCE061的语音(乐音)辨识研究分析自己声音的频率数
VHDL/FPGA/Verilog 数字频率计~ VHDL 实现 可以实现频率的测量和现实的功能 8位
数字频率计~ VHDL 实现 可以实现频率的测量和现实的功能 8位