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系统设计方案  用JBuilder开发的企业内部管理信息系统,采用三层构架模式,界面层,业务层,数据层各自独立.

用JBuilder开发的企业内部管理信息系统,采用三层构架模式,界面层,业务层,数据层各自独立.

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嵌入式/单片机编程  HART协议由Rosemount公司开发且已向每个使用者开放HART协议采用标准的Bell 202频移键控信号以1200波特通信以低电平加载于4mA~20mA模拟信号上

HART协议由Rosemount公司开发且已向每个使用者开放HART协议采用标准的Bell 202频移键控信号以1200波特通信以低电平加载于4mA~20mA模拟信号上，由于载波信号的平均值为零所以它对模拟信号没有影响。

https://www.eeworm.com/dl/647/139878.html

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VHDL/FPGA/Verilog 此设计采用Verilog HDL硬件语言设计,在掌宇开发板上实现. 将整个电路分为两个子模块

此设计采用Verilog HDL硬件语言设计,在掌宇开发板上实现. 将整个电路分为两个子模块，一个提供同步信号（H_SYNC和V_SYNC）及像素位置信息；另一个接收像素位置信息，并输出颜色信号。这样便于进行图形修改，同时也容易实现

https://www.eeworm.com/dl/663/139899.html

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VHDL/FPGA/Verilog 采用Verilog HDL设计,在掌宇智能开发板上得到实现根据抢答器的原理

采用Verilog HDL设计,在掌宇智能开发板上得到实现根据抢答器的原理，整个电路可划分为三部分：采样电路、门控电路和译码电路

https://www.eeworm.com/dl/663/139900.html

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VHDL/FPGA/Verilog 开发系统上采用的时钟信号的频率是20MHz

开发系统上采用的时钟信号的频率是20MHz，可分别设计计数器对其计数，包括计秒、分、小时、日、周、月以及年等。在每一级上显示输出，这样就构成了一个电子日历和时钟的模型。为了可以随意调整计数值，还应包含设定计数初值的电路 ...

https://www.eeworm.com/dl/663/139901.html

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VHDL/FPGA/Verilog 采用Verilog HDL设计

采用Verilog HDL设计，在Altera EP1S10S780C6开发板上实现选取6MHz为基准频率，演奏的是梁祝乐曲

https://www.eeworm.com/dl/663/139904.html

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串口编程  采用win32API用C++BUILDER实现的串口通信

采用win32API用C++BUILDER实现的串口通信，可实现与一般通信设备的AT命令交互

https://www.eeworm.com/dl/624/139949.html

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游戏  一个采用C/S结构的信息发布接收管理程序

一个采用C/S结构的信息发布接收管理程序，相当于一个小型的新闻发布系统模型。

https://www.eeworm.com/dl/625/139995.html

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文件格式  一个普通的个人简历模板,可以参考一下喔.

一个普通的个人简历模板,可以参考一下喔.

https://www.eeworm.com/dl/639/140012.html

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其他  采用网格化GRIDDING算法对螺旋轨迹采集的MRI原始数据进行图像重建。

采用网格化GRIDDING算法对螺旋轨迹采集的MRI原始数据进行图像重建。

https://www.eeworm.com/dl/534/140297.html

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