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可编程逻辑 基于FPGA的全数字锁相环路的设计
介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法。详细描述了其工作原理和设计思想，并用可编程逻辑器件FPGA加以实面。
VHDL/FPGA/Verilog PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF
VHDL/FPGA/Verilog 用VHDL写的数字锁相环程序 pll.vhd为源文件 pllTB.vhd为testbench
用VHDL写的数字锁相环程序 pll.vhd为源文件 pllTB.vhd为testbench
VHDL/FPGA/Verilog PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF ...
微处理器开发 三洋锁相环IC L72130的收音搜台驱动代码
三洋锁相环IC L72130的收音搜台驱动代码，
matlab例程 数字锁相环DPLL实例程序
数字锁相环DPLL实例程序，帮助理解PLL的结构和详细原理
单片机开发 采用4046实现的10m以下信号的锁相环 电路图。
采用4046实现的10m以下信号的锁相环
电路图。
电子书籍 数字锁相环DPLL源程序
数字锁相环DPLL源程序，用cpld编写，展开后文件比较多，大家请耐心使用。谢谢，多多支持
matlab例程 二阶锁相环Matlab仿真代码
二阶锁相环Matlab仿真代码，如入两路信号和信噪比，输出锁相以后的信号。可以仿真初始频差，和频率斜升的情况