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VHDL/FPGA/Verilog 数控分频器设计:对于一个加法计数器
数控分频器设计:对于一个加法计数器，装载不同的计数初始值时，会有不同频率的溢出输出信号。计数器溢出时，输出‘1’电平，同时溢出时的‘1’电平反馈给计数器的输入端作为装载信号；否则输出‘0’电平。
邮电通讯系统 直接序列扩频原理仿真.用ELAINX公司SYSTEMVIEW调试.
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其他书籍 射频网络分析疫的测试原理（安捷伦内部资料）
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VHDL/FPGA/Verilog Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。
Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。
matlab例程 有关时频分析做三维图形的源程序
有关时频分析做三维图形的源程序，该程序可以绘出信号，频率，以及时频三维图形，对信号的特性分析可以较好把握！
中间件编程 vhdl语言写的基数分频器
vhdl语言写的基数分频器，多平台，通过MODESIM仿真
嵌入式/单片机编程 多数位分频器.............................................可直接编译
多数位分频器.............................................可直接编译