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计数抓拍 的查询结果
单片机开发 用单片机实现了数字钟
用单片机实现了数字钟，在其中有键盘，显示器，终端技术，中断计数定时
压缩解压 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试
利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。
本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输 ...
系统设计方案 把R、L、C转换成频率信号f
把R、L、C转换成频率信号f，转换的原理分别是RC振荡电路和LC电容三点式振荡电路。单片机计数得出被测频率，由该频率计算出各个参数值，数据处理后，送显示。
汇编语言 这是一个在ms-dos下在屏幕右上角显示时钟的程序。 程序实现了BISO功能调用读取实时时钟
这是一个在ms-dos下在屏幕右上角显示时钟的程序。
程序实现了BISO功能调用读取实时时钟，并把程序
驻留内存，利用1CH中断实现电子钟计数。
本程序在masm 5.0下汇编通过，并且在ms-dos下
运行良好，实现了内存驻留，在dos做其他操作，
屏幕右上方始终显示一个绿色时间。 ...
其他 这是我上汇编实验课做的三个实验程序
这是我上汇编实验课做的三个实验程序，功能可以是输入一个小写字母显示对应的大写字母，还有输入一串字符串，识别并且计数其不同类字符的个数
VHDL/FPGA/Verilog 基于vhdl的6进制计数器模块
基于vhdl的6进制计数器模块，实现0-5计数
VHDL/FPGA/Verilog 基于vhdl的10进制计数器模块
基于vhdl的10进制计数器模块，实现0-9计数
软件设计/软件工程 【设计题目】 多功能数字钟的设计 【设计目的】 1掌握数字系统的分析和设计方法 2能够熟练的、合理的选用集成电路器件 3熟悉EWB软件的使用。 【设计指标及要求】 设计一个多功能数字
【设计题目】
多功能数字钟的设计
【设计目的】
1掌握数字系统的分析和设计方法
2能够熟练的、合理的选用集成电路器件
3熟悉EWB软件的使用。
【设计指标及要求】
设计一个多功能数字钟，以一昼夜24小时为一个计数周期。准确计时，具有“时”“分”“秒”数字显示。整点能自动打点、报时。要求报时声响四低一高，最后一响 ...
VHDL/FPGA/Verilog EDA课程设计
EDA课程设计，包含源码和文档说明，实现秒表计数和闹钟功能，使用VHDL语言编写
已完成功能
1. 完成时／分／秒的依次显示并正确计数，利用六位数码管显示；
2. 时／分／秒各段个位满10正确进位，秒／分能做到满60向前进位，有系统时间清零功能；
3. 定时器：实现整点报时，通过扬声器发出高低报时声音；
4. 时间设置，也就 ...