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脉冲信号发生器 的查询结果
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VHDL/FPGA/Verilog 四位计数器 计数器是数字系统中用得较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数
四位计数器
计数器是数字系统中用得较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。
VHDL/FPGA/Verilog 伪随机码发生器的VHDL实现 随着通信理论的发展
伪随机码发生器的VHDL实现
随着通信理论的发展，早在20世纪40年代，香农就曾指出，在某些情况下，为了实现最有效的通信，应采用具有白噪声的统计特性的信号。另外，为了实现高可靠的保密通信，也希望利用随机噪声。然而，利用随机噪声最大困难是它难以重复产生和处理。直到60年代，伪随机噪声的出现才使这一难题得到解决 ...
单片机开发 用单片机控制DDS芯片的函数发生器
用单片机控制DDS芯片的函数发生器，全部是C语言编程，对那些做信号源的很有参考价值
单片机开发 用单片机控制红外编码探测障碍物。本文提出解决干扰的方案是：由单片机控制发射有一定意义的红外编码脉冲串
用单片机控制红外编码探测障碍物。本文提出解决干扰的方案是：由单片机控制发射有一定意义的红外编码脉冲串，同时，单片机接收该脉冲串。如果接收到的信号和发射的信号基本一致，才判断为有障碍物的存在。
VHDL/FPGA/Verilog 8位十六进制频率计设计 根据频率的定义和频率测量的基本原理
8位十六进制频率计设计 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1s的输入信号脉冲计数允许信号；1s计数结束后，计数值被锁入锁存器，计数器清零，为下一测频计数周期做好准备。测频控制信号可由一个独立的发生器（FTCTRL）来产生。 ...
汇编语言 在基于脉冲的UWB系统中
在基于脉冲的UWB系统中，采用瑞克接收机合并多径信号能量并进行相干检测，信道估计问题即估计多径信号的到达时间和幅度。在基于OFDM的UWB系统中，接收机根据信道频域响应对每个子信道进行频域均衡后进行相干检测，信道估计问题即估计信道频域响应。 ...
VHDL/FPGA/Verilog 基于FPGA的自治型SPWM波形发生器的设计！正弦脉宽调制（SPWM）技术在以电压源逆变电路为核心的电力电子装置中有着广泛的应用
基于FPGA的自治型SPWM波形发生器的设计！正弦脉宽调制（SPWM）技术在以电压源逆变电路为核心的电力电子装置中有着广泛的应用，如何产生SPWM脉冲序列及其实现手段是PWM技术的关键。大家共同探讨哈！
其他 系统设置一个两位BCD码倒计时计数器（计数脉冲1HZ）
系统设置一个两位BCD码倒计时计数器（计数脉冲1HZ），用于记录各状态持续时间；
因为各状态持续时间不一致，所以上述计数器应置入不同的预置数；
倒计时计数值输出至二个数码管显示；
程序共设置4个进程：
① 进程P1、P2和P3构成两个带有预置数功能的十进制计数器，其中P1和P3分别为个位和十位计数器，P2产生个位向十位 ...
matlab例程 程序清单A中收录了产生PPM-TH和PAM-DS这两个信号源的所有函数；程序清单B中收录了加性高斯白噪声（AWGN）信道建模
程序清单A中收录了产生PPM-TH和PAM-DS这两个信号源的所有函数；程序清单B中收录了加性高斯白噪声（AWGN）信道建模，正交和非正交单脉冲PPM-TH接收机结构，以及反极性PAM-DS单脉冲接收机结构仿真所需的所有函数。
VHDL/FPGA/Verilog  系统设置一个两位BCD码倒计时计数器（计数脉冲1HZ）
&#61548 系统设置一个两位BCD码倒计时计数器（计数脉冲1HZ），用于记录各状态持续时间；
&#61548 因为各状态持续时间不一致，所以上述计数器应置入不同的预置数；
&#61548 倒计时计数值输出至二个数码管显示；
&#61548 程序共设置4个进程：
① 进程P1、P2和P3构成两个带有预置数功能的十进制计数器，其中P1和P3分别为个 ...