搜索结果
找到约 756 项符合
纸张计数 的查询结果
VHDL/FPGA/Verilog 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单 ...
单片机开发 利用AT89S51单片机的T0、T1的定时计数器功能
利用AT89S51单片机的T0、T1的定时计数器功能，来完成对输入的信号进行频率计数，计数的频率结果通过8位动态数码管显示出来。要求能够对0－250KHZ的信号频率进行准确计数，计数误差不超过±1HZ
单片机开发 1. 一秒定时的实现。 设定定时器每100us中断一次
1. 一秒定时的实现。
设定定时器每100us中断一次，在中断服务程序中，对中断次数进行计数，计数10000次就是1秒。
2.分、秒的显示
用四个数码管配合373芯片的锁存功能就可以完整地显示分、秒信息。373芯片的片选则需要138芯片的译码和04芯片的取反。
3. 调时的实现
利用单片机的外部中断和三个按键，我们可以方便的实现调时 ...
汇编语言 AT89C2051 时钟程序 定时器T0、T1溢出周期为50MS
AT89C2051 时钟程序
定时器T0、T1溢出周期为50MS，T0为秒计数用， T1为调整时闪烁用，
P3.7为调整按钮，P1口 为字符输出口，采用共阳显示管。
VHDL/FPGA/Verilog UART发送TX控制电路设计
UART发送TX控制电路设计，以波特率产生器的EnableTX将数据DATAO以LOAD信号将其送入发送缓冲器Tbuff，并令寄存器内容已载有数据而非空出的标志tmpTBufE=0。当同步波特率信号来临时监视是否处于tmpTBufE=0（内有数据）以及tmpTRegE=1（没有数据）。即处于尚未启动发送态则将Tbuff缓冲寄存器 送入传输寄存器Treg内并令tmpTRegE ...
其他嵌入式/单片机内容 通过KK1实现LED灯工作方式即时控制
通过KK1实现LED灯工作方式即时控制，完成LED开关控制显示功能或LED灯左循环、右循环、间隔闪烁功能,
该程序用P3.4作输入，让T0工作在方式2，计数方式，根据TL0的值的变化转入不同的循环
汇编语言 利用AT89S51单片机的T0、T1的定时计数器功能
利用AT89S51单片机的T0、T1的定时计数器功能，来完成对输入的信号进行频率计数，计数的频率结果通过8位动态数码管显示出来。要求能够对0－250KHZ的信号频率进行准确计数，计数误差不超过±1HZ。
单片机开发 利用AT89S51单片机的T0、T1的定时计数器功能
利用AT89S51单片机的T0、T1的定时计数器功能，来完成对输入的信号进行频率计数，计数的频率结果通过8位动态数码管显示出来。能够对0－250KHZ的信号频率进行准确计数，同时计数误差不超过±1HZ
Java编程 JAVA中定时器的运用
JAVA中定时器的运用，模拟秒表的功能进行计数
单片机开发 AT89S51单片机定时器的使用
AT89S51单片机定时器的使用，采用中断模式
定时计数功能可以切换