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书籍 PCIe4 spec
PCIe specification 4.0
技术资料 NIOS ii 应用实验UART接口测试cycloen4e FPGA源码 fpga quartu工程
NIOS ii 应用实验UART接口测试cycloen4e FPGA源码 fpga quartu工程文件, Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。                                        & ...
技术资料 FPGA采样AD9238数据并通过VGA波形显示例程 Verilog逻辑源码Quartus工程文件+
FPGA采样AD9238数据并通过VGA波形显示例程 Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。ADC 模块型号为 AN9238，最大采样率 65Mhz，精度为12 位。实验中把 AN9238 的 2 路输入以波形方式在 HDMI 上显示出来，我们可以用更加直观的方式观察波形，是一个数字示波器雏形 ...
技术资料 FPGA读写SD卡读取BMP图片通过LCD显示例程实验 Verilog逻辑源码Quartus工程文件
FPGA读写SD卡读取BMP图片通过LCD显示例程实验 Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。1 实验简介在前面的实验中我们练习了 SD 卡读写，VGA 视频显示等例程，本实验将 SD 卡里的 BMP 图片读出，写入到外部存储器，再通过 VGA、LCD 等显示。本实验如果通过液晶屏 ...
技术资料 常用芯片DIP SOT SOIC QFP电阻电容二极管等3D模型库 3D视图封装库 STEP后缀三维
常用芯片DIP SOT SOIC QFP电阻电容二极管等3D模型库 3D视图封装库 STEP后缀三维视图（154个）:050-9.STEP0805R.STEP1001-1.STEP1001-2.STEP1001-3.STEP1001-4.STEP1001-5.STEP1001-6.STEP1001-7.STEP1001-8.STEP103_1KV.STEP10X5JT.STEP1206R.STEP13PX2.STEP15PX2.STEP20P插针.STEP25V1000UF.STEP3296W.STEP35V2200UF.STEP3 ...
技术资料 FPGA读取OV5640摄像头数据并通过VGA或LCD屏显示输出的Verilog逻辑源码Quartu
FPGA读取OV5640摄像头数据并通过VGA或LCD屏显示输出的Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input                       clk, input            &n ...
技术资料 基于FPGA设计的字符VGA LCD显示实验Verilog逻辑源码Quartus工程文件+文档说明
基于FPGA设计的字符VGA  LCD显示实验Verilog逻辑源码Quartus工程文件+文档说明,通过字符转换工具将字符转换为 8 进制 mif 文件存放到单端口的 ROM IP 核中，再从ROM 中把转换后的数据读取出来显示到 VGA 上，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input        &n ...
技术资料 基于FPGA设计的vga显示测试实验Verilog逻辑源码Quartus工程文件+文档说明 FPGA
基于FPGA设计的vga显示测试实验Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input                       clk, input                  &n ...
技术资料 ADS8329 Verilog fpga 驱动源码 2.7V 至 5.5V 16 位 1MSPS 串
ADS8329 Verilog fpga 驱动源码，2.7V 至 5.5V 16 位 1MSPS 串行模数转换器 ADC芯片ADS8329数据采集的verilog代码，已经用在工程中，可以做为你的设计参考。( input clock,  input timer_clk_r, input reset,  output reg sample_over,  output reg ad_convn,  input ad_eocn,  output reg ad_csn ...
技术资料 spi 通信的master部分使用的verilog语言实现
spi 通信的master部分使用的verilog语言实现，可以做为你的设计参考。module spi_master(rstb,clk,mlb,start,tdat,cdiv,din, ss,sck,dout,done,rdata);    input rstb,clk,mlb,start;    input [7:0] tdat;  //transmit data    input [1:0] cdiv;  //clock divider input din; ou ...