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教程资料  基于FPGA的全数字锁相环设计

基于FPGA的全数字锁相环设计,内有设计过程和设计思想

https://www.eeworm.com/dl/fpga/doc/17864.html

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教程资料  verilog编写基于fpga的鉴相器模块

verilog编写基于fpga的鉴相器模块

https://www.eeworm.com/dl/fpga/doc/18078.html

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教程资料  基于FPGA设计数字锁相环

基于FPGA设计数字锁相环，提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案

https://www.eeworm.com/dl/fpga/doc/18093.html

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教程资料  高频感应加热电源中用传统的模拟锁相环跟踪频率所存在的问题

针对高频感应加热电源中用传统的模拟锁相环跟踪频率所存在的问题,提出一种非常适合于高频感应加热的\r\n新型的数字锁相环。使用FPGA 内底层嵌入功能单元中的数字锁相环74HCT297 ,并添加少量的数字电路来实现。最后利\r\n用仿真波形验证该设计的合理性和有效性。整个设计负载范围宽、锁相时间短,现已成功应用于100 kHz/ 30 k ...

https://www.eeworm.com/dl/fpga/doc/18237.html

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教程资料  关于数字锁相环的一点东西

关于数字锁相环的一点东西,可以下来看看\r\n

https://www.eeworm.com/dl/fpga/doc/18354.html

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教程资料  Verilog实现的DDS正弦信号发生器和测频测相模块

Verilog实现的DDS正弦信号发生器和测频测相模块，DDS模块可产生两路频率和相位差均可预置调整的值正弦波，频率范围为20Hz-5MHz，相位范围为0°-359°，测量的数据通过引脚传输给单片机，单片机进行计算和显示。

https://www.eeworm.com/dl/fpga/doc/18425.html

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教程资料  基于FPGA测控系统研究论文

基于FPGA测控系统研究论文，内容相当不错，解压后格式为nh用CAJViewer打开

https://www.eeworm.com/dl/fpga/doc/18579.html

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教程资料  Allegro快捷键

虽然这个很普通,但我相信很多人想拥有它..Allegro快捷键

https://www.eeworm.com/dl/cadence/doc/18703.html

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教程资料  cadence layout中快捷键的归纳总结

cadence layout中快捷键的归纳总结，希望能对大家有点用

https://www.eeworm.com/dl/cadence/doc/18712.html

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教程资料  VERILOG HDL 实际工控项目源码

VERILOG HDL 实际工控项目源码\r\n开发工具 altera quartus2

https://www.eeworm.com/dl/fpga/doc/18752.html

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