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用vhdl实现数字钟 的查询结果
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VHDL/FPGA/Verilog moore状态机~~~ 用vhdl语言实现
moore状态机~~~
用vhdl语言实现
matlab例程 本例程是用MATLAB来实现数字滤波器的设计。
本例程是用MATLAB来实现数字滤波器的设计。
教育系统应用 基于matlab实现的可定时数字钟
基于matlab实现的可定时数字钟，带有校时功能，是我们的电子课程设计题目。
VHDL/FPGA/Verilog 用VHDL语言设计维特比 解码器 是VHDL原代码用ModelSim XE III 6.3c软件实现仿真
用VHDL语言设计维特比 解码器 是VHDL原代码用ModelSim XE III 6.3c软件实现仿真
其他 此程序是用VHDL硬件描述语言编写的,实现四位全加器的功能
此程序是用VHDL硬件描述语言编写的,实现四位全加器的功能
VC书籍 用VC实现的数字图像复原相关技术
用VC实现的数字图像复原相关技术，为教材上的经典代码，用MFC实现
汇编语言 moore状态机用VHDL语言进行实现
moore状态机用VHDL语言进行实现
汇编语言 用汇编语言写的实现数字录音机功能 有要的话拿去吧
用汇编语言写的实现数字录音机功能
有要的话拿去吧
VHDL/FPGA/Verilog 一个很好用的串口的VHDL实现。。quartus2编译通过
一个很好用的串口的VHDL实现。。quartus2编译通过
其他 数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒
数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒，另外具备校时功能和报时功能。因此，一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60秒发送一个“分脉冲”信号 ...