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用vhdl实现数字钟 的查询结果
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VHDL/FPGA/Verilog 用VHDL硬件描述语言实现的对FPGA（Cyclone II）的配置的VHDL源代码。
用VHDL硬件描述语言实现的对FPGA（Cyclone II）的配置的VHDL源代码。
matlab例程 用matlab实现了数字信号处理中的多采样转换
用matlab实现了数字信号处理中的多采样转换，并依此原理进行采样转换滤波器的设计。
教育系统应用 此为用VHDL编写的可实现动感图像的点阵
此为用VHDL编写的可实现动感图像的点阵，做于05年2月，显示BUPT并有飞鸟图像显示
VHDL/FPGA/Verilog VHDL语言100例详解。详细讲解了用VHDL语言进行数字电路和数字系统设计的知识。用100个实例
VHDL语言100例详解。详细讲解了用VHDL语言进行数字电路和数字系统设计的知识。用100个实例，不仅进行基础的门电路设计，而且还有较为复杂的数字系统设计。这些实例可以直接被调用。
人工智能/神经网络 用bp实现的数字识别程序
用bp实现的数字识别程序，用到了经典的bp算法，可移植到其他应用程序中去
VHDL/FPGA/Verilog 用Verilog DHL语言编写的一个数字钟程序,除了基本计数,还具有校时,闹钟功能
用Verilog DHL语言编写的一个数字钟程序,除了基本计数,还具有校时,闹钟功能
通讯编程文档 用VHDL语言在CPLD/FPGA上实现浮点运算的方法
用VHDL语言在CPLD/FPGA上实现浮点运算的方法
单片机开发 此文件是用汇编语言编写的数字钟原程序
此文件是用汇编语言编写的数字钟原程序，它包括时钟显示、整点报时和闹钟部分。
VHDL/FPGA/Verilog 大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟
大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟，数码显示，74ls138，8，4位计数器，d，rs触发器，加法器，交通灯等，此原码基于长江大学可编程器件实验箱,如要运行在其他平台上需要重新定义管脚
VHDL/FPGA/Verilog 用VHDL编写的数字时钟,可变宽度脉冲产生器
用VHDL编写的数字时钟,可变宽度脉冲产生器