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VHDL/FPGA/Verilog 16位计数器的设计

16位计数器的设计，这里是实现上述功能的VHDL源程序，供大家学习和讨论。

https://www.eeworm.com/dl/663/156133.html

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计数器

单片机开发  通过4位开关输入控制信号

通过4位开关输入控制信号，执行相应程序控制输出控制8个灯轮流亮，速度可调，方向可调。

https://www.eeworm.com/dl/648/157010.html

下载: 179

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开关输入控制信号

VHDL/FPGA/Verilog N位加法器源代码

N位加法器源代码，通用的，通过xilinx验证，希望对大家有用。

https://www.eeworm.com/dl/663/160847.html

下载: 38

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加法器源代码

uCOS 32位UC/GUI的演示程序

32位UC/GUI的演示程序，目前好像没看到有32位的演示

https://www.eeworm.com/dl/649/184520.html

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GUI UC 程序

其他  VHDL——N位加法器设计

VHDL——N位加法器设计

https://www.eeworm.com/dl/534/186041.html

下载: 148

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VHDL 加法器

VHDL/FPGA/Verilog 四位信号检测器

四位信号检测器，用OrCAD完成，用于输入信号与机内信号的监测比较

https://www.eeworm.com/dl/663/193802.html

下载: 180

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信号检测器

数学计算  可用的4位乘法器

可用的4位乘法器，用VHDL在FPGA中实现

https://www.eeworm.com/dl/641/194292.html

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乘法器

数值算法/人工智能  CRC循环６４位校验的源码

CRC循环６４位校验的源码，可直接引用该函数使用，有疑问请ＥＭ：lovely6226@163.com

https://www.eeworm.com/dl/518/209835.html

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CRC 循环源码

VHDL/FPGA/Verilog 8位密码锁的实现

8位密码锁的实现，初始状态默认为密码正确，密码输入正确方可设密码，以后必须按对密码才可重设

https://www.eeworm.com/dl/663/210238.html

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8位密码锁

VHDL/FPGA/Verilog 8位的加法器设计

8位的加法器设计，分4个工程完成的，用的是Quartus II软件。

https://www.eeworm.com/dl/663/213274.html

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8位加法器

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