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死锁恢复 的查询结果
VHDL/FPGA/Verilog 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单 ...
其他书籍 详细讲了硬盘的结构,fat文件系统,和数据恢复的原理
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VHDL/FPGA/Verilog 一阶全数字锁相环VERLOGIC程序代码
一阶全数字锁相环VERLOGIC程序代码，调试通过。
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介绍了数字锁相环的3种设计方法，并对各自的工作原理做了详细分析。
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oracle数据库备份与恢复的详细资料集合，包括数据库移植，导入导出，备份与恢复的脚本和培训教程，供大家多多学习
VHDL/FPGA/Verilog 微分器：利用数字锁相环进行位同步信号提取的关键模块
微分器：利用数字锁相环进行位同步信号提取的关键模块
单片机开发 这个是PWM电机的,这种程序网上多死,就不差我一个了,嘎嘎~
这个是PWM电机的,这种程序网上多死,就不差我一个了,嘎嘎~
VHDL/FPGA/Verilog 摘 要: 数字密码锁主要完成上锁、密码输入、密码核对、开启电锁、密码修改等功能.数字密码锁的设计电路主要包括 11 个模块 ,各模块由相应的 VHDL 程序具体实现并分别进行了 MAX + PLUS
摘 要: 数字密码锁主要完成上锁、密码输入、密码核对、开启电锁、密码修改等功能.数字密码锁的设计电路主要包括 11 个模块 ,各模块由相应的 VHDL 程序具体实现并分别进行了 MAX + PLUS II 时序仿真. 最后 ,在 MAX +
PLUS Ⅱ环境下进行了整体电路的模拟仿真 ,结果表明 ,整个设计满足要求. ...
系统设计方案 基于FPGA设计数字锁相环
基于FPGA设计数字锁相环，提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案
通讯/手机编程 2MHz的数据时钟恢复电路
2MHz的数据时钟恢复电路，包括鉴相器、分频器及滤波器