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VHDL/FPGA/Verilog moore状态机,综合已通过
moore状态机,综合已通过，可放心使用！正式版。
VHDL/FPGA/Verilog 37个经典的VHDL程序。有比较器、七段译码器、状态机等。
37个经典的VHDL程序。有比较器、七段译码器、状态机等。
单片机开发 用51单片机做的简单频率计,KEIL C环境,带工程文件,可直接编译运行.主要演示如何在内存很少,无法启用RTOS的单片机(例如2051)中使用状态机和时间片来完成实时多任务并行处理.例子中对键盘,信
用51单片机做的简单频率计,KEIL C环境,带工程文件,可直接编译运行.主要演示如何在内存很少,无法启用RTOS的单片机(例如2051)中使用状态机和时间片来完成实时多任务并行处理.例子中对键盘,信号采集和LED数码管的显示三部分进行了并行处理,而采用的单片机是仅有256字节内存2K ROM的89C2051. ...
单片机开发 一个51单片机温度控制器,又一个示范如何在2051这样的小内存小ROM单片机上实现实时多任务小例子.使用时间片和状态机来完成任务的调度,而不是靠任务切换机制(这样小的资源是不足以支持RTOS的)
一个51单片机温度控制器,又一个示范如何在2051这样的小内存小ROM单片机上实现实时多任务小例子.使用时间片和状态机来完成任务的调度,而不是靠任务切换机制(这样小的资源是不足以支持RTOS的)
VHDL/FPGA/Verilog 一个简单状态机的.v文件
一个简单状态机的.v文件，含testbench
VHDL/FPGA/Verilog 1．6个数码管动态扫描显示驱动 2．按键模式选择(时分秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、动态扫描显示驱动模块、顶层模块。要求有闹钟定闹
1．6个数码管动态扫描显示驱动
2．按键模式选择(时\分\秒)与调整控制
3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、动态扫描显示驱动模块、顶层模块。要求有闹钟定闹功能，时、分定闹即可，无需时、分、秒定闹。要求使用实验箱左下角的6个动态数码管(DS6 A~DS1A)显示时、分、秒；要求模 ...
VHDL/FPGA/Verilog 1．6个数码管静态显示驱动 2．按键模式选择(时分秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、显示译码模块、顶层模块。要求使用实验箱右下角的6个
1．6个数码管静态显示驱动
2．按键模式选择(时\分\秒)与调整控制
3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、显示译码模块、顶层模块。要求使用实验箱右下角的6个静态数码管(DS8C, DS7C, DS4B, DS3B, DS2B, DS1B)显示时、分、秒；要求模式按键和调整按键信号都取自经过防抖处理后的按 ...
VHDL/FPGA/Verilog 本程序（状态机）使用Verilog HDL语言编写
本程序（状态机）使用Verilog HDL语言编写，并通过QuestaSim仿真。
其他书籍 将原始的同步状态机分解为若干个能够相互通信的子状态机,提高子状态机的自循环率,进而通过异步控制子状态机,达到降低功耗的目的. 将
将原始的同步状态机分解为若干个能够相互通信的子状态机,提高子状态机的自循环率,进而通过异步控制子状态机,达到降低功耗的目的. 将
VHDL/FPGA/Verilog 数字系统设计中的全加器、10进制计数器、2-4译码器、摩尔状态机、2-1路选择器的源代码
数字系统设计中的全加器、10进制计数器、2-4译码器、摩尔状态机、2-1路选择器的源代码