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VHDL/FPGA/Verilog 本文为用vhdl语言编写的38译码器
本文为用vhdl语言编写的38译码器，为doc格式，请先复制到相应软件例如maxplus中再使用。
其他 数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒
数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒，另外具备校时功能和报时功能。因此，一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60秒发送一个“分脉冲”信号 ...
VHDL/FPGA/Verilog 利用CASE语句的3-8译码器,3个为数据输入,3个为控制端,分别为S1,S2,S3,输出数据为八位
利用CASE语句的3-8译码器,3个为数据输入,3个为控制端,分别为S1,S2,S3,输出数据为八位
VHDL/FPGA/Verilog RS(204,188)译码器的设计 异步FIFO设计 伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计 除法器的设计 加罗华域的乘法器设计
RS(204,188)译码器的设计
异步FIFO设计
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教育系统应用 数据结构课程设计：哈夫曼编码、译码器（对文章进行编码 再译码
数据结构课程设计：哈夫曼编码、译码器（对文章进行编码 再译码
教育系统应用 卷积码编译码器前段时间在学校做通信系统课程设计
卷积码编译码器前段时间在学校做通信系统课程设计，选了信道卷积码编译码的课题，但在网上搜遍了也没找到它的MatLab实现，没办法，我只好在图书馆查资料自己解决了。这就是我课程设计论文的论证部分：
单片机开发 ds1302万年历16个数码管4—16译码器驱动动态扫描数码管
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数值算法/人工智能 RS编译码器的DSP实现
RS编译码器的DSP实现，首先用MATLAB仿真，最后在DSP上实现
其他 卷积编码器和viterbi译码器的设计与仿真
卷积编码器和viterbi译码器的设计与仿真
VHDL/FPGA/Verilog 有VHDL写的一个38译码器,并付仿真波形.
有VHDL写的一个38译码器,并付仿真波形.