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显示译码器 的查询结果
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VHDL/FPGA/Verilog 1．6个数码管静态显示驱动 2．按键模式选择(时分秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、显示译码模块、顶层模块。要求使用实验箱右下角的6个
1．6个数码管静态显示驱动
2．按键模式选择(时\分\秒)与调整控制
3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、显示译码模块、顶层模块。要求使用实验箱右下角的6个静态数码管(DS8C, DS7C, DS4B, DS3B, DS2B, DS1B)显示时、分、秒；要求模式按键和调整按键信号都取自经过防抖处理后的按 ...
VHDL/FPGA/Verilog 数字系统设计中的全加器、10进制计数器、2-4译码器、摩尔状态机、2-1路选择器的源代码
数字系统设计中的全加器、10进制计数器、2-4译码器、摩尔状态机、2-1路选择器的源代码
压缩解压 哈夫曼译码器简单程序,数据结构可能会用到。所以在这里传给大家
哈夫曼译码器简单程序,数据结构可能会用到。所以在这里传给大家
教育系统应用 汉明纠错吗译码器,大学生通信课程设计啊
汉明纠错吗译码器,大学生通信课程设计啊
压缩解压 一份很完美的哈夫曼编码译码器得实习报告。源程序功能有编码
一份很完美的哈夫曼编码译码器得实习报告。源程序功能有编码，译码，打印哈夫曼树。是数据结构实习课得一个范例。
VHDL/FPGA/Verilog 本文件是利用verilog实现的3-8译码器
本文件是利用verilog实现的3-8译码器
压缩解压 hafuman编码译码器
hafuman编码译码器，用c语言来实现的哈夫曼编码译码器
VHDL/FPGA/Verilog <Verilog HDL 语言编程》 RS(204,188)译码器的设计
<Verilog HDL 语言编程》
RS(204,188)译码器的设计
编译器/解释器 ldpc译码器 目前通信系统中很多标准都在采用ldpc码
ldpc译码器 目前通信系统中很多标准都在采用ldpc码，所以他很重要
系统设计方案 适合高速Viterbi译码器的hdl的设计与实现
适合高速Viterbi译码器的hdl的设计与实现