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https://www.eeworm.com/dl/644/395927.html
汇编语言
设计一个简易数字钟
设计一个简易数字钟，具有校时功能：
1、以至少6位LED数码管显示时、分、秒，时为24进制。
2、采用最多8个键实现校时功能。
https://www.eeworm.com/dl/663/419288.html
VHDL/FPGA/Verilog
FPGACPLD数字电路设计经验分享
FPGACPLD数字电路设计经验分享，CPLD digitalcircuitdesignexperiencetoshare
https://www.eeworm.com/dl/644/433646.html
汇编语言
简易数字钟： 采用分成次设计
简易数字钟：
采用分成次设计，实现时分秒显示，下载到CYLONE 在线编程版上
用试验箱的七段译码管显示
https://www.eeworm.com/dl/663/491487.html
VHDL/FPGA/Verilog
简要介绍了数字下变频的设计
简要介绍了数字下变频的设计，通过采用xilinx的ise软件，ipcore的调用实现