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数字移相器 的查询结果
教程资料 基于FPGA的全数字锁相环路的设计
介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法。详细描述了其工作原理和设计思想，并用可编程逻辑器件FPGA加以实面。
可编程逻辑 基于FPGA的全数字锁相环路的设计
介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法。详细描述了其工作原理和设计思想，并用可编程逻辑器件FPGA加以实面。
VHDL/FPGA/Verilog 数字密码引爆器的输入描述：1、 在开始输入密码以前的等待状态
数字密码引爆器的输入描述：1、 在开始输入密码以前的等待状态，首先要按READY键，表示目前准备就绪，可以输入数字密码；2、 当引爆事件发生后，应该回到等待状态，设置WAIT_T键；3、 如果输入密码不正确，此时要操作READY和WAIT_T是不起作用的，必须由设计人员重新设置到等待状态，设置SETUP键，SETUP为内部按键，操作人员 ...
VHDL/FPGA/Verilog PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF
VHDL/FPGA/Verilog 用VHDL写的数字锁相环程序 pll.vhd为源文件 pllTB.vhd为testbench
用VHDL写的数字锁相环程序 pll.vhd为源文件 pllTB.vhd为testbench
VHDL/FPGA/Verilog PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF ...
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低频数字式相位测量仪；
此系统由相位测量仪、数字式移相信号发生器和移相网络三部分组成。为使系统更加稳定，使系统整体精度得以保障，本电路两块T89C52为核心控制器件分别控制相位测量、数字式移相信号发生,在数字式移相信号发生部分采用了锁相技术、CPLD等技术, 使输出波形精度大大提高，并可对频率自动校验，提高频率稳 ...
matlab例程 数字锁相环DPLL实例程序
数字锁相环DPLL实例程序，帮助理解PLL的结构和详细原理
电子书籍 数字锁相环DPLL源程序
数字锁相环DPLL源程序，用cpld编写，展开后文件比较多，大家请耐心使用。谢谢，多多支持
文章/文档 高速数字频率综合器及声表脉压器件资料
高速数字频率综合器及声表脉压器件资料，原理介绍，器件说明。