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异步时钟 的查询结果
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VHDL/FPGA/Verilog 任意时钟配比的异步fifo.含有synplify ip库中的双端口ram。用于处理多时钟域问题。
任意时钟配比的异步fifo.含有synplify ip库中的双端口ram。用于处理多时钟域问题。
操作系统开发 通过一个主时钟信号完成异步FIFO读写时钟信号的产生。编译通过实现功能。
通过一个主时钟信号完成异步FIFO读写时钟信号的产生。编译通过实现功能。
VHDL/FPGA/Verilog 异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点
异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点，使得整个系统可靠性高和抗干扰能力强，系统可以工作在读写时钟频率漂移达到正负300PPM的恶劣环境。并且由于采用了模块化结构， ...
VHDL/FPGA/Verilog 减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能
减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能，可以进行自增和自减计数，其计数周期为2^N（N为二进制位数）。 二、设计原理 输入/输出说明： d：异步置数数据输入； q：当前计数器数据输出； clock：时钟脉冲； count_en：计数器计数使能控制（1：计数/0：停止计数）； updo ...
嵌入式/单片机编程 T/C2工作在异步模式下
T/C2工作在异步模式下，由PC6(TOSC1)和PC7(TOSC2)外接的32.768KHz
的时钟驱动。T/C2对其1024分频后作为定时时钟。程序计算中断次数。
VHDL/FPGA/Verilog EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位
EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器
--- 发送器每隔16 个CLK16 时钟周期输出1 位，次序遵循1位起始位、8位数据位（假定数据位为8位）、1位校验位（可选）、1位停止位。
UART 接收器
--- 串行数据帧和接收时钟是异步的，发送来的数据由逻 ...
其他 只有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与生俱来的挑战
只有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与生俱来的挑战，即跨越多个时钟域的数据移动，本文将介绍怎样在同步设计中处理异步信号
单片机开发 c51单片机实验程序代码--流水灯、时钟、液晶驱动
c51单片机实验程序代码--流水灯、时钟、液晶驱动，串口异步通信、AD、DA、ROM 扩展、IO扩展等等，附原理图，对初学者很有帮助。
单片机开发 AVR单片机 实验教学指导书 实验一 实训装置的认识与软件使用 实验二 彩灯控制 实验三 键控加减计数 实验四 外部中断的使用 实验五 数码管动态扫描显示 实验六 实时时钟显示 实
AVR单片机
实验教学指导书
实验一 实训装置的认识与软件使用
实验二 彩灯控制
实验三 键控加减计数
实验四 外部中断的使用
实验五 数码管动态扫描显示
实验六 实时时钟显示
实验七 高频脉冲频率的测量
实验八 低频脉冲频率的测量
实验九 脉宽调制的实验
实验十 显示驱动器7219的使用
实验十一 7219驱动8位8段数码管的时钟 ...
嵌入式Linux Linux2.6内核驱动实例包: globalmem驱动、含并发控制的globalmem驱动、globalfifo驱动、poll应用程序范例、异步通知应用程序范例、支持异步通知的globalfifo
Linux2.6内核驱动实例包:
globalmem驱动、含并发控制的globalmem驱动、globalfifo驱动、poll应用程序范例、异步通知应用程序范例、支持异步通知的globalfifo、
S3C2410实时钟驱动、秒设备驱动与应用程序、DMA范例、静态映射范例、作为input设备触摸屏驱动、
作为普通字符设备触摸屏驱动、看门狗驱动、平台设备、S3C2410串口 ...