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VHDL/FPGA/Verilog 多工器ｖｅｒｉｌｏｇ設計1對多快速解碼提供控制功能
多工器ｖｅｒｉｌｏｇ設計1對多快速解碼提供控制功能
人工智能/神经网络 在软件接收机的基础上,利用鉴频器辅助鉴相器的输出,引入一个模糊逻辑控制器,使得环路能够智能跟踪信号的动态变化.实验结果证明所提出的设计方法与传统环路相比可大幅度缩短跟踪时间,减小环路滤波器带宽,并能消
在软件接收机的基础上,利用鉴频器辅助鉴相器的输出,引入一个模糊逻辑控制器,使得环路能够智能跟踪信号的动态变化.实验结果证明所提出的设计方法与传统环路相比可大幅度缩短跟踪时间,减小环路滤波器带宽,并能消除周跳.
VHDL/FPGA/Verilog 该源码为VHDL语言编写的分频器
该源码为VHDL语言编写的分频器，在W-4b教学平台上通过验证
嵌入式/单片机编程 主要介绍一种基于Philips公司的MF RC500的射频识别读写器的设计：首先介绍系统的组成以及MF RC500的特性
主要介绍一种基于Philips公司的MF RC500的射频识别读写器的设计：首先介绍系统的组成以及MF RC500的特性，接着给出天线的设计规范，最后给出MCU 89C52与MF RC500的接口原理图、对Mifare卡操作流程以及及读卡的程序。
VHDL/FPGA/Verilog 用VERILOG HDL实现的任意 频率分频器源代码
用VERILOG HDL实现的任意 频率分频器源代码，是一个通用的程序
其他嵌入式/单片机内容 89C51单片机用定时器来产生ＰＷＭ方波
89C51单片机用定时器来产生ＰＷＭ方波，方波的频率与占空比可调
VHDL/FPGA/Verilog 本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设 计
本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设
计，包括偶数分频、非 50％占空比和 50％占空比的奇数分频、半整数
（N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可
通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合，形成可使
用的电路，并在 ModelSim 上进行验证。 ...
其他嵌入式/单片机内容 利用8051的定时器用来计数作为频率计的基础。测频范围是1--10000HZ
利用8051的定时器用来计数作为频率计的基础。测频范围是1--10000HZ
RFID编程 在射频识别RFID芯片设计中用到的miller解码器设计
在射频识别RFID芯片设计中用到的miller解码器设计