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小数分频 的查询结果
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VHDL/FPGA/Verilog 用VERILOG HDL实现的任意 频率分频器源代码
用VERILOG HDL实现的任意 频率分频器源代码，是一个通用的程序
VHDL/FPGA/Verilog 0到255任意整数半整数分频Verilog HDL.rar
0到255任意整数半整数分频Verilog HDL.rar
VHDL/FPGA/Verilog 数控分频的一个工程---包括vhdl源程序和编译后产生的相关文件
数控分频的一个工程---包括vhdl源程序和编译后产生的相关文件
VHDL/FPGA/Verilog 数控分频器的设计数控分频器的功能就是当在输入端给定不同输入数据时
数控分频器的设计数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。 ...
VHDL/FPGA/Verilog 应用VHDL语言将高稳晶振分频得到1pps
应用VHDL语言将高稳晶振分频得到1pps，使用GPS的1pps信号作为触发
VHDL/FPGA/Verilog 偶数分频
偶数分频，包括验证程序，verilog实现，可综合
汇编语言 片机电子钟的计时脉冲基准是由外部晶振的频率经过12分频后提供
片机电子钟的计时脉冲基准是由外部晶振的频率经过12分频后提供，采用内部的定时/计数器来实现计时功能。所以，外接晶振频率精确度直接影响电子钟计时的准确性。
汇编语言 verilog写的分频程序,可以对输入的频率分频
verilog写的分频程序,可以对输入的频率分频
VHDL/FPGA/Verilog 任意基数分频VERILOG代码
任意基数分频VERILOG代码，经过了编译，可以修改数字改变分频。
VHDL/FPGA/Verilog VHDL产生时钟50分频程序
VHDL产生时钟50分频程序，供初学者参考