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小数分频器 的查询结果
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VHDL/FPGA/Verilog 数控分频器设计:对于一个加法计数器
数控分频器设计:对于一个加法计数器，装载不同的计数初始值时，会有不同频率的溢出输出信号。计数器溢出时，输出‘1’电平，同时溢出时的‘1’电平反馈给计数器的输入端作为装载信号；否则输出‘0’电平。
中间件编程 vhdl语言写的基数分频器
vhdl语言写的基数分频器，多平台，通过MODESIM仿真
嵌入式/单片机编程 多数位分频器.............................................可直接编译
多数位分频器.............................................可直接编译
VHDL/FPGA/Verilog 基于VHDL语言描述的一个分频器
基于VHDL语言描述的一个分频器，根据端口值，可作为四分频，八分频等分频器使用。
VHDL/FPGA/Verilog 非整数分频器 分频系数为无限不循环小数 vhdl
非整数分频器 分频系数为无限不循环小数 vhdl
VHDL/FPGA/Verilog 用Verilog实现基于FPGA的通用分频器
用Verilog实现基于FPGA的通用分频器
汇编语言 windows32 汇编 8253分频器
windows32 汇编 8253分频器
VHDL/FPGA/Verilog 这是用VHDL 语言编写的参数可以直接设置的2n倍时钟分频器
这是用VHDL 语言编写的参数可以直接设置的2n倍时钟分频器，在运用时，不需要阅读VHDL源代码，只需要把clk_div2n.vhd加入当前工程便可以直接调用clk_div2n.bsf。
软件设计/软件工程 本文件介绍的是用VerilogHDL语言设计分频器和32位计数器.
本文件介绍的是用VerilogHDL语言设计分频器和32位计数器.
软件设计/软件工程 本文主要介绍了50％占空比三分频器的三种设计方法
本文主要介绍了50％占空比三分频器的三种设计方法，并给出了图形设计、VHDL设计、编译结果和仿真结果。设计中采用EPM7064AETC44-7 CPLD，在QUARTUSⅡ4.2软件平台上进行。