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实时钟模块 的查询结果
VHDL/FPGA/Verilog 基于Xilinx Vertex4的可综合的二级DCM模块源代码
基于Xilinx Vertex4的可综合的二级DCM模块源代码，可生成400Mhz时钟信号
VHDL/FPGA/Verilog 基于ROM的正弦波发生器的设计：1.正弦发生器由波形数据存储模块（ROM）
基于ROM的正弦波发生器的设计：1.正弦发生器由波形数据存储模块（ROM），波形发生器控制模块及锁存模块组成
2.波形数据存储模块（ROM）定制数据宽度为8，地址宽度为6，可存储 64点正弦波形数据，用MATLAB求出波形数据。
3.将50MHz作为输入时钟。 ...
VHDL/FPGA/Verilog 此模块用于"PS/2接口的鼠标或键盘"与"具有外部读写的8位并口单片机"双向通信模块. Verilog HDL语言编写,在Quartus II 8.1 (32-Bit)软件中编译,并下载至EPM7
此模块用于"PS/2接口的鼠标或键盘"与"具有外部读写的8位并口单片机"双向通信模块.
Verilog HDL语言编写,在Quartus II 8.1 (32-Bit)软件中编译,并下载至EPM7128SLC84-10芯片中通过.
文件中有详细的注解.
此模块具有对于PS/2时钟和数据线的滤波功能,这样减少外部干扰，保证通信的可靠性！ ...
VHDL/FPGA/Verilog SD卡读卡器模块的VHDL及软件驱动代码
SD卡读卡器模块的VHDL及软件驱动代码，可作为外设挂接在Avalon总线上。支持以SD模式、4线模式读取。在24MHz时钟驱动下读取速率可达8MByte/s
单片机开发 用mc9s12dg128实现电子时钟
用mc9s12dg128实现电子时钟，并用LED做为显示，用到mc9s12dg128定时器，键盘，等模块
其他 基于VHDL语言的倒计时模块程序
基于VHDL语言的倒计时模块程序，1Hz时钟
单片机开发 C51编写的实时时钟程序
C51编写的实时时钟程序，用1602液晶模块显示，使用DS1302时钟芯片
VHDL/FPGA/Verilog 输入一个高频时钟
输入一个高频时钟，输出一个频率可设置的周期信号的verlog模块，在系统设计时很方便
VHDL/FPGA/Verilog 用4位十进制计数器对用户输入时钟信号进行计数
用4位十进制计数器对用户输入时钟信号进行计数，计数间隔为1秒钟。计数满1秒钟后将计数值（即频率值）所存到4位寄存器中显示，并将计数器清0，在进行下一次计数。
频率计由三种模块组成：testctl为控制模块，由1Hz其准产生rst_cnt,load,cnt_en信号；cnt10为带清0及计数允许的十进制计数器；reg4b为四位寄存器。 ...
JavaScript 非常酷的网页时钟~
非常酷的网页时钟~，可以让你的网页增加吸引力~很漂亮 实实就知道了