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书籍源码 这是我们做课程设计的时候频率发生器的一些程序模块,希望对大家有用
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VHDL/FPGA/Verilog DDR控制器的VHDL源代码.采用FPGA实现DDR接口控制器,适用于Altera的FPGA,最高频率可到100M
DDR控制器的VHDL源代码.采用FPGA实现DDR接口控制器,适用于Altera的FPGA,最高频率可到100M
VHDL/FPGA/Verilog PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF ...
压缩解压 用C语言实现了LZ77算法。程序独特之处在于使用了64KB大小的固定长度窗口
用C语言实现了LZ77算法。程序独特之处在于使用了64KB大小的固定长度窗口，利用此方法可分块压缩数据。
其他嵌入式/单片机内容 这是一个用AT89C51制作的2.4G频率计的源程序
这是一个用AT89C51制作的2.4G频率计的源程序
VHDL/FPGA/Verilog 程序用VHDL实现： 利用一秒定时测量频率 并且显示
程序用VHDL实现：
利用一秒定时测量频率
并且显示，范围0~
VHDL/FPGA/Verilog 程序用VHDL实现： 频率合成
程序用VHDL实现：
频率合成，DDS
主要调用LPM
单片机开发 此频率计是用单片机89C51和几块数字电路几个三极管
此频率计是用单片机89C51和几块数字电路几个三极管，和一个微波集成电路构成。可测量频率最高为2G！分辨力为1HZ！电路中R16---R27电阻阻值为1K。这文件包里有两符制作成功后的图片！ 二个SCH。一个PCB文件。一个PDF文件。和一个程序HEX文件。制作的时候只要按线路板接好元件，然后把程序HEX文件烧写到单片机内，就可以调试 ...
VHDL/FPGA/Verilog DDS的vhdl语言源程序实现 该程序可实现1HZ频率步进
DDS的vhdl语言源程序实现
该程序可实现1HZ频率步进
数学计算 本压缩文件提供了VC平台中在固定的时间内生成随机数的程序。
本压缩文件提供了VC平台中在固定的时间内生成随机数的程序。