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找到约 56,983 项符合 后端设计 的查询结果

教育系统应用 该系统是根据学校人事管理工作的实际需要而设计开发的

该系统是根据学校人事管理工作的实际需要而设计开发的,内容详细且全面,功能完善且操作简便,具有很强的查询、搜索、统计及打印功能,适用于各级各类学校,它对学校实施人事档案电脑化管理,提高工作效率和质量,具有积极的意义。安装简单,用户注册后,只需要进行简单的设置,便使它成为适用于用户学校的“人事信息管理系 ...
https://www.eeworm.com/dl/621/138745.html
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其他 u DirectPort 通过DirectIO.lib来直接访问端口的

u DirectPort 通过DirectIO.lib来直接访问端口的,成功!但会出现一个讨厌的信息 框 说明:DirectIO.dll 为改后的动态链接库 复件 DirectIO.dll 为以前的动态链接库,需改为“DirectIO.dll”才能使用
https://www.eeworm.com/dl/534/139780.html
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Linux/Unix编程 该函数不仅可求出某个时间前(后)一段时长的日期与时间

该函数不仅可求出某个时间前(后)一段时长的日期与时间,而且可得出这个日期是星期几,给程序设计带来不少便利,也方便了费用的计算与核实,读者可直接调用该函数。
https://www.eeworm.com/dl/619/140329.html
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书籍源码 许多人在掌握Java的基本知识后

许多人在掌握Java的基本知识后,都希望通过进行一系列的课程设计来巩固和提高Java编程技术,本书就是针对这一目的编写。本书不仅可以作为电子信息专业Java课程设计的教材,也适合作为撰写毕业论文的参考书。
https://www.eeworm.com/dl/532/141399.html
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书籍源码 SystemC片上系统设计的源代码: 书籍介绍: SystemC是被实践证明的优秀的系统设计描述语言

SystemC片上系统设计的源代码: 书籍介绍: SystemC是被实践证明的优秀的系统设计描述语言,它能够完成从系统到门级、从软件到硬件、从设计到验证的全部描述。SystemC 2.01已作为一个稳定的版本提交到IEEE,申请国际标准。 本书为配合清华大学电子工程系SystemC相关课程的教学而编写。全书分9章,内容包括:硬件描述语言的 ...
https://www.eeworm.com/dl/532/141708.html
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SQL Server 本文详细论述了网上考试系统的设计与实现

本文详细论述了网上考试系统的设计与实现,该系统基本实现了需求分析中的功能要求,其中考生信息主要由数据库直接输入,考生成功登录后进入考生界面,考生界面主要由考试、成绩查询,试时考生输入准考证号码、考生姓名、验证码,核对正确后进入考场,关键实现了考生在选择科目后由系统随机抽题、自动组卷后进入考试页面,考 ...
https://www.eeworm.com/dl/689/141796.html
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Linux/Unix编程 用户名:liuxinrui 密码:zhongyong 您可以在 linux 系统上运行 main.exe 文件 IP 应设为192.168.0.1 重新编译请在linux终端提示符后输

用户名:liuxinrui 密码:zhongyong 您可以在 linux 系统上运行 main.exe 文件 IP 应设为192.168.0.1 重新编译请在linux终端提示符后输入 g++ -lsybdb -lcurses -o 1.exe main.cpp clsMain.cpp clsConn.cpp clsTrade.cpp clsSupplier.cpp clsProduct.cpp 把数据库文件 DepartmentalStore.sql 拖放到 SQL SERVER 的查 ...
https://www.eeworm.com/dl/619/141921.html
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人工智能/神经网络 含有多个分词算法。毕业设计的时候获得的

含有多个分词算法。毕业设计的时候获得的,希望对大家在汉字处理中能用的到。 ICTCLAS算法,中科院,对名字识别能力很强。VC开发。 CSharp分词,向前匹配加向后最大匹配,C#开发,容易扩展。 小叮咚分词,由后向前最大匹配,C#开发。 xerdoc分词,基于ICTCLAS的Java版本分词。 文本分词词典,分词的词典,可以提供分词数据 ...
https://www.eeworm.com/dl/650/142013.html
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VHDL/FPGA/Verilog 设计一个模块

设计一个模块,从一个窜行数据流里检测出码流“11100”,这个模块包括reset,clk,datain及输出端pmatch
https://www.eeworm.com/dl/663/142672.html
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VHDL/FPGA/Verilog 该程序设计了一个产生PCM码流时序信号的模块

该程序设计了一个产生PCM码流时序信号的模块,他包括输入端CLK,SET及输出端Q1,Q2,Q3
https://www.eeworm.com/dl/663/142673.html
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