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汇编语言 求系统幅频响应和相频响应 求系统零极点图 二阶系统级联式
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编辑器/阅读器 联笙A7122的PDF资料,IC的寄存器相关资料和无线原理图部分资料
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系统设计方案 摘要:分析了影响同步电动机矢m:控制电流控制环动态特性的主要因索.指出同步电动机反电动势是 其中最重要的{一扰因索针对通常采用的F I(比例一积分)电流调 y器因下作频带的限制无法在较高转速时 抑
摘要:分析了影响同步电动机矢m:控制电流控制环动态特性的主要因索.指出同步电动机反电动势是
其中最重要的{一扰因索针对通常采用的F I(比例一积分)电流调 y器因下作频带的限制无法在较高转速时
抑制反电动势的影响.提出了前馈补偿和变电流环增益的设计方法.少}应用于基于数-f_信写处理器的矢m:控
制系统给出了系统结构及软 ...
编译器/解释器 乐都wil编辑器 3.2 反编译delphi源代码
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其他嵌入式/单片机内容 一个QEP电路的verilog代码。输入信号是光电编码器的A相和B相信号和一个处理时钟
一个QEP电路的verilog代码。输入信号是光电编码器的A相和B相信号和一个处理时钟，输出的是计数信号和方向信号。
VHDL/FPGA/Verilog 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单 ...
VHDL/FPGA/Verilog 微分器：利用数字锁相环进行位同步信号提取的关键模块
微分器：利用数字锁相环进行位同步信号提取的关键模块