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Windows CE 智能阅读器       阅读器(运行于WINCE平台):阅读器满足一般现实中阅读书籍时的需求

智能阅读器       阅读器(运行于WINCE平台):阅读器满足一般现实中阅读书籍时的需求,除一般阅读器所具有的功能:索引,书签,搜索,定位等。还可以一键跳转,自动滚屏。电子书生成器(运行于WINDOWS 平台):读入多个TXT文件连接成文章正文(顺序按照读入顺序)。可手动设置章节,也可以根据用户输入的章节数目分自 ...
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单片机开发 C51单片机实现液晶秒表以及简单计算器 电路是一个51最小系统,没有采用总线方式,而简单的连线方式,上有4*4矩阵键盘,一数码管,89S51单片机,串口下载线,数码管显示锁存芯片蜂鸣器160

C51单片机实现液晶秒表以及简单计算器 电路是一个51最小系统,没有采用总线方式,而简单的连线方式,上有4*4矩阵键盘,一数码管,89S51单片机,串口下载线,数码管显示锁存芯片\蜂鸣器\1602液晶. 代码已经调试成功过,可以实现时间的调整.4*4矩阵键盘,第一排前三列是实现小时\分钟\秒的加.第二排前三列是实现小时\分钟\秒的减.当 ...
https://www.eeworm.com/dl/648/185405.html
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文件格式 应 用 程 序 启 动 封 面 很 多 大 型 应 用 程 序 都 有 启 动 封 面

应 用 程 序 启 动 封 面 很 多 大 型 应 用 程 序 都 有 启 动 封 面, 如Word 等 办 公 系 列 软 件 和VC + + 等编 程 软 件。 通 过 启 动 封 面, 除 了 显 示 应 用 程 序 名 称 和 版 权 等 提 示 画 面,还 可 避 免 由 于 应 用 程 序 启 动 前 进 行 大 量 数 据 初 始 化 时, 用 户 较 长 时 间 的等 待 ...
https://www.eeworm.com/dl/639/195789.html
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系统设计方案 本秒表计时器用于体育竞赛及各种要求有较精确时的各领域。此计时器是用一块专用的芯片

本秒表计时器用于体育竞赛及各种要求有较精确时的各领域。此计时器是用一块专用的芯片,用VHDL语言描述的。它除开关、时钟和显示功能以外,它还包括1/100s计时器所有的控制和定时功能,其体积小,携带方便。
https://www.eeworm.com/dl/678/209455.html
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VHDL/FPGA/Verilog 用verlog语言编的一些基础实验,适合于FPGA/CPLD的初学者。内容包括8位优先编码器

用verlog语言编的一些基础实验,适合于FPGA/CPLD的初学者。内容包括8位优先编码器,乘法器,除法器,多路选择器,二进制转BCD码,加法器,减法器等等。
https://www.eeworm.com/dl/663/221711.html
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嵌入式/单片机编程 mm36sb020的spi的接口,已经调试过的 /* 定义命令 *//* #define ERSC 0x90f6 // 檫除整个芯片 // #define SRC 0xfffffffe //

mm36sb020的spi的接口,已经调试过的 /* 定义命令 *//* #define ERSC 0x90f6 // 檫除整个芯片 // #define SRC 0xfffffffe // 软件复位芯片 // #define RSE 0x94 // 读状态寄存器 // #define RBE 0x98 // 读一个字节数据从缓冲区 // #define RME 0x9c // 读一个字节数据从Flash存储器 // #define RMEC 0xa0 // 连续读一 ...
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其他行业 MTI雷达(动目标检测雷达)能够抑制杂波保留目标信号

MTI雷达(动目标检测雷达)能够抑制杂波保留目标信号,本人提供了单延迟线MTI对消器频响,双延迟线MTI对消器频响,利用参差重频消除盲速影响,讨论MTI雷达参差比取不同的值对盲速的影响的matlab仿真源代码。
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Java编程 超级HTML格式新闻编辑器 文字排版像使用WORDS一样方便

超级HTML格式新闻编辑器 文字排版像使用WORDS一样方便,支持图片直接拖动、改变大小、调整属性,加连接等操作直接使用菜单进行,无须再使用烦琐的标签控制,就象在Dreamweaver里编辑网页一样,所见即所得 编辑器支持直接插入表格 ...
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VHDL/FPGA/Verilog 除法器的设计本文所采用的除法原理是:对于八位无符号被除数A

除法器的设计本文所采用的除法原理是:对于八位无符号被除数A,先对A转换成高八位是0低八位是A的数C,在时钟脉冲的每个上升沿C 向左移动一位,最后一位补零,同时判断C的高八位是否大于除数B,如是则C的高八位减去B,同时进行移位操作,将C的第二位置1。否则,继续移位操作。经过八个周期后,所得到的C的高八位为余数,第八 ...
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VHDL/FPGA/Verilog 使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG

使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG,一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位字对准。采用32位定长指令格式,采用Load/Store结构,ALU指令采用三地址格式。支持有符号和无符号整数加、减、乘、除运算,并支持浮点数 ...
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